CN106328193B - 一种基于阱隔离与串接冗余晶体管的抗辐射sram单元制备方法 - Google Patents
一种基于阱隔离与串接冗余晶体管的抗辐射sram单元制备方法 Download PDFInfo
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Abstract
本发明属集成电路领域，涉及一种基于阱隔离与串接冗余MOS晶体管的抗辐射SRAM存储单元电路设计方法。本发明中串接两个PMOS晶体管和两个NMOS晶体管，构成一个反相器，两个所述的反相器绞合互连，并连接两个NMOS晶体管，构成SRAM单元，其中反相器输出端是存储节点。本发明的SRAM单元设计方法通过阱隔离使辐射产生的电子限制在一个晶体管的阱内，不会影响其它晶体管，反相器中串接的冗余晶体管会保证SRAM中存储节点值暂时不变，待辐射产生的电子通过阱释放到电源线或地线，辐射效应消失后，绞合相连的另一个反相器会使正确数据稳定存储。
Description
技术领域
本发明属于集成电路领域，具体涉及一种基于阱隔离与串接冗余MOS(金属氧化物半导体)晶体管的抗辐射SRAM单元制备方法。
背景技术
研究显示，随着工艺尺寸的减少，芯片里的集成电路在高层太空或近地球空间越来越容易受到重粒子或质子辐射影响而产生错误。辐射如果影响SRAM(静态随机存储器)等存储单元的存储节点，可能直接导致存储单元存储错误数值，产生单粒子翻转事件。辐射如果影响组合电路节点，可能引起单粒子瞬态脉冲，改变电路节点的逻辑状态，所述单粒子瞬态脉冲引起的错误值传导到存储器会也可能被捕捉存储，产生单粒子翻转事件。所以单粒子翻转事件会改变SRAM等存储器存储的逻辑状态，可能造成整体电路功能错误。因此，实践中，需要提出抗辐射的SRAM存储单元设计方法。
现有技术的抗辐射SRAM存储器电路的设计方法主要包含多模冗余、纠错码、抗辐射加固技术等，其中，多模冗余方法以三模冗余技术为代表，使用冗余电路模块和多数表决电路屏蔽错误电路模块的输出；纠错码方法以汉明码为代表，通过计算编码的校验值，定位错误比特的位置，然后通过对错误比特取反来纠错；但采用三模冗余和纠错码来设计SRAM存储阵列会带来较大的面积开销；抗辐射加固技术以SRAM-tct为代表，在基本SRAM存储单元结构的基础上增加额外晶体管和电容，增强敏感节点的抗辐射能力，但这可能会降低数据写入速度。
基于现有技术的现状，本申请的发明人拟提供一种基于阱隔离与串接冗余MOS晶体管的抗辐射SRAM存储单元电路设计方法。
与本发明相关的参考文献有：
[1]Baumann R.Soft Errors in Advanced Computer Systems[J],IEEETransactions on Device and Materials Reliability,2005,22(3),pp.258-266
[2]Oliveira R.,Jagirdar A.,Chakraborty T.J.：A TMR Scheme for SEUMitigation in Scan Flip-Flops[C]，in International Symposium on QualityElectronic Design,2007,pp.905 –910
[3]Tausch H.J.Simplified Birthday Statistics and Hamming EDAC[J],IEEETransactions on Nuclear Science,2009,56(2),pp.474–478
[4]Y.Shiyanovskii,F.Wolff,C.Papachristou,"SRAM Cell Design Protectedfrom SEU Upsets",14th International On-Line Testing Symposium,7-9Jul.2008,pp.169–170。
发明内容
本发明的目的是针对集成电路现有技术中存在的缺陷，提供一种基于阱隔离与串接冗余MOS晶体管的抗辐射SRAM存储单元电路设计方法，具体涉及一种基于阱隔离与串接冗余晶体管的抗辐射SRAM单元制备方法。
具体而言，本发明中串接两个PMOS晶体管和两个NMOS晶体管，构成一个反相器；两个所述的反相器绞合互连，并连接两个NMOS晶体管，构成SRAM单元，其中反相器输出端是存储节点；所有PMOS晶体管的N阱相互隔离，并通过各N阱的接触孔连接到电源线；所有NMOS晶体管的P阱也相互隔离，并通过各P阱的接触孔连接到地线；如果一个PMOS晶体管发生辐射，其产生的电子会被限制在它的N阱内，不会影响其它晶体管，辐射产生的电子通过N阱的接触孔释放到电源线；如果一个NMOS晶体管发生辐射，其产生的电子会被限制在它的P阱内，不会影响其它晶体管，辐射产生的电子通过P阱的接触孔释放到地线；因此，辐射最多只会影响反相器中的一个NMOS晶体管或PMOS晶体管，而反相器中串接的冗余NMOS晶体管或冗余PMOS晶体管会保证反相器输出端(即存储节点)暂时不变，待辐射效应消失后，绞合相连的另一个反相器会使正确数据稳定存储。
更具体的，本发明的基于阱隔离与串接冗余晶体管的抗辐射SRAM单元制备方法，其包含了两个步骤，下面分别加以详述：
步骤1：按照图1所示电路结构，采用传统集成电路设计方法设计基于阱隔离与串接冗余MOS晶体管的抗辐射SRAM单元；
按图1所示电路结构，设计抗辐射SRAM单元：图1中，反相器INV1由两个PMOS晶体管P1和P2，两个NMOS晶体管N1和N2串接而成；反相器INV2由两个PMOS晶体管P3和P4，两个NMOS晶体管N3和N4串接而成；当反相器INV1输入端m1值为1(1对应电压值为Vdd)时，PMOS晶体管P1与P2断开，NMOS晶体管N1与N2导通，所以反相器INV1输出端m2值为0(0对应电压值为地线电压值)；当反相器INV1输入端m1值为0时，PMOS晶体管P1与P2导通，NMOS晶体管N1与N2断开，所以反相器INV1输出端m2值为1；同理，当反相器INV2输入端m2值为1时，其输出端m1值为0；当反相器INV2输入端m2值为0时，其输出端m1值为1；驱动电压为Vdd的反相器INV1和INV2构成传统的存储单元，节点m1和m2是存储节点；例如当m1值为1，经反相器INV2反相后，m2值变成0；m2值再经反相器INV1反相后，m1值又为1，这进一步加强m1以前的数值1，从而使得存储节点m1和m2分别稳定的存储数值1和0；当地址信号Addr为1时，NMOS晶体管N6和N5导通，因此数据线Data和Data_b分别连接存储节点m1和m2；所以当Addr值为1时，如果数据线Data和Data_b上数值相反，则Data和Data_b上数值可写入存储单元(例如Data值为1，Data_b值为0，可使得存储单元的存储节点m1和m2分别稳定的存储1和0)；如果数据线Data和Data_b上数值都为三态值Z(对应电压值约为Vdd/2)，则存储单元存储的相位相反的数值可读出到Data和Data_b上(例如存储单元的存储节点m1和m2分别稳定的存储1和0，则当Data值和Data_b值都为三态值Z时，可使得存储节点m1值和m2值分别读出到Data和Data_b上，即Data值和Data_b值分别变成1和0)；当地址信号Addr为0时，NMOS晶体管N6和N5断开，反相器INV1与INV2构成的存储单元稳定存储Data和Data_b上数值，存储节点m1存储Data值，存储节点m2存储Data_b值；
图1中PMOS晶体管P1的N阱NW1、PMOS晶体管P2的N阱NW2、NMOS晶体管N1的P阱PW1、NMOS晶体管N2的P阱PW2、PMOS晶体管P3的N阱NW3、PMOS晶体管P4的N阱NW4、NMOS晶体管N3的P阱PW3、NMOS晶体管N4的P阱PW4、NMOS晶体管N5的P阱PW5、NMOS晶体管N6的P阱PW6完全相互隔离；N阱NW1的接触孔NWT1、N阱NW2的接触孔NWT2、N阱NW3的接触孔NWT3、N阱NW4的接触孔NWT4分别通过金属线连接到电源线Vdd；P阱PW1的接触孔PWT1、P阱PW2的接触孔PWT2、P阱PW3的接触孔PWT3、P阱PW4的接触孔PWT4、P阱PW5的接触孔PWT5、P阱PW6的接触孔PWT6分别通过金属线连接到地线；
由于所有PMOS晶体管的N阱、所有NMOS晶体管的P阱都完全相互隔离，因此如果一个PMOS晶体管发生辐射，其产生的电子会被限制在它的N阱内，不会影响其它晶体管，辐射产生的电子通过N阱的接触孔释放到电源线；如果一个NMOS晶体管发生辐射，其产生的电子会被限制在它的P阱内，不会影响其它晶体管，辐射产生的电子通过P阱的接触孔释放到地线；如果辐射发生在反相器INV1或INV2中某一个PMOS晶体管或NMOS晶体管，反相器中串接的冗余PMOS晶体管或冗余NMOS晶体管会保证反相器输出端(即存储节点)暂时不变，待辐射效应消失后，绞合相连的另一个反相器会使正确数据稳定存储；例如，Data值0和Data_b值1写入SRAM后，存储节点m1与m2分别稳定存储0和1，此时，反相器INV1的PMOS晶体管P1与P2导通，NMOS晶体管N1与N2断开；反相器INV2的PMOS晶体管P3与P4断开，NMOS晶体管N3与N4导通；假设反相器INV1的NMOS晶体管N1因辐射导通，由于NMOS晶体管N1的P阱与其它晶体管隔离，辐射产生的电子会被限制在N1的P阱PW1内，不会影响其它晶体管，而且辐射产生的电子通过N阱PW1的接触孔PWT1释放到地线,所以NMOS晶体管N2仍然断开，PMOS晶体管P1与P2仍然导通，因此反相器INV1输出端m2值保持为1；待辐射产生的电子通过接触孔PWT1释放到地线，辐射效应消失后，存储节点m1值0通过反相器INV1加强存储节点m2正确值1，存储节点m2值1通过反相器INV2加强存储节点m1正确值0；再假设反相器INV2的PMOS晶体管P4因辐射导通，由于PMOS晶体管P4的N阱与其它晶体管隔离，辐射产生的电子会被限制在P4的N阱NW4内，不会影响其它晶体管，而且辐射产生的电子通过N阱NW4的接触孔NWT4释放到电源线Vdd,所以PMOS晶体管P3仍然断开，NMOS晶体管N3与N4仍然导通，因此反相器INV2输出端m1值保持为0；待辐射产生的电子通过接触孔NWT4释放到电源线，辐射效应消失后，存储节点m2值1通过反相器INV2加强存储节点m1正确值0，存储节点m1值0通过反相器INV1加强存储节点m2正确值1；如果辐射发生在NMOS晶体管N6或N5，NMOS晶体管的P阱与其它晶体管隔离，辐射产生的电子会被限制在N6的P阱PW6或N5的P阱PW5内，不会影响其它晶体管，而且辐射产生的电子通过P阱PW6的接触孔PWT6或P阱PW5的接触孔PWT5释放到地线；例如，当地址信号Addr为0时，NMOS晶体管N6和N5断开，假设存储节点m1和m2分别存储1(对应电压值为Vdd)和0(对应电压值为地线电压值)，此时Data值和Data_b值都为三态值Z(对应电压值约为Vdd/2)。假设NMOS晶体管N6因辐射导通，Data的三态值Z不会影响存储节点m1值和m2值。待辐射产生的电子通过接触孔PWT6释放到地线，辐射效应消失后，Data值恢复为三态值Z，存储节点m1值和m2值仍然分别为正确值1和0；
步骤2：对图1中SRAM单元的地址信号Addr、数据线Data和Data_b进行操作，使SRAM单元既能写入和读出数据，又能抵抗辐射；
图1中SRAM单元有三种模式，包括：写入数据、稳定存储数据和读出数据；
SRAM单元如果在写入数据模式下，地址信号Addr设置为1，数据线Data和Data_b设置相反值，则Data值写入存储节点m1，Data_b值写入存储节点m2；
SRAM单元如果在稳定存储数据模式下，地址信号Addr设置为0，则存储节点m1稳定存储数据线Data以前写入的数值，存储节点m2稳定存储数据线Data_b以前写入的数值，而此时Data值和Data_b值都为三态值；所有PMOS晶体管的N阱、所有NMOS晶体管的P阱都完全相互隔离，因此如果一个PMOS晶体管发生辐射，其产生的电子会被限制在它的N阱内，不会影响其它晶体管，辐射产生的电子通过N阱的接触孔释放到电源线；如果一个NMOS晶体管发生辐射，其产生的电子会被限制在它的P阱内，不会影响其它晶体管，辐射产生的电子通过P阱的接触孔释放到地线；如果辐射发生在反相器INV1或INV2中某一个PMOS晶体管或NMOS晶体管，反相器中串接的冗余PMOS晶体管或冗余NMOS晶体管会保证反相器输出端(即存储节点)暂时不变，待辐射效应消失后，绞合相连的另一个反相器会使正确数据稳定存储；如果辐射发生在NMOS晶体管N6或N5，存储节点m1和m2不受影响，维持正确值；
SRAM单元如果在读出数据模式下，地址信号Addr设置为1，数据线Data和Data_b都为三态值(对应电压值约为Vdd/2)，则存储节点m1值读出到Data上，存储节点m2值读出到Data_b上。
本发明具有以下优点：
本发明的SRAM单元设计方法通过阱隔离使辐射产生的电子限制在一个晶体管的阱内，不会影响其它晶体管，反相器中串接的冗余晶体管会保证SRAM中存储节点值暂时不变，待辐射产生的电子通过阱释放到电源线或地线，辐射效应消失后，绞合相连的另一个反相器会使正确数据稳定存储。
附图说明
图1为本发明的抗辐射SRAM单元的电路结构示意图。
具体实施方式
实施例1
按下述基于阱隔离与串接冗余晶体管的抗辐射SRAM单元制备方法的步骤，进行测试实验：
步骤1：按照图1所示电路结构，采用传统集成电路设计方法设计基于阱隔离与串接冗余MOS晶体管的抗辐射SRAM单元；
步骤2：对图1中SRAM单元的地址信号Addr、数据线Data和Data_b进行操作，使SRAM单元既能写入和读出数据，又能抵抗辐射；
实验中，采用无抗辐射能力的标准SRAM单元构造一个64行64列存储数据的SRAM阵列，采用本发明构造一个64行64列存储数据的抗辐射SRAM阵列，采用SRAM-tct单元构造一个64行64列存储数据的抗辐射SRAM存储阵列，分别对这三个SRAM阵列随机辐射1000次，测试结果如表1所示；表1中的面积和功耗经过了归一化处理，其数值是相对于本发明SRAM阵列的实际面积和功耗的倍数；从表1可以看出，本发明的错误发生次数最少(错误发生次数为0)，所以抗辐射能力最强，并且，与同样具有抗辐射能力的SRAM-tct方案相比，本发明的面积和功耗都更小。
表1 面积、功耗和抗辐射能力比较
| 方案 | 错误发生次数 | 面积 | 功耗 |
| 无抗辐射能力的SRAM阵列 | 654 | 0.58 | 0.52 |
| 本发明的抗辐射SRAM阵列 | 0 | 1 | 1 |
| 采用SRAM-tct单元的抗辐射SRAM阵列 | 18 | 1.27 | 1.19 |
Claims (1)
1.一种基于阱隔离与串接冗余NMOS晶体管和冗余PMOS晶体管的抗辐射SRAM存储单元电路设计方法，其特征在于，包括下述步骤：
步骤1）：按如下的抗辐射SRAM单元的电路结构，设计基于阱隔离与串接冗余NMOS晶体管和冗余PMOS晶体管的抗辐射SRAM单元；
所述的抗辐射SRAM单元中，反相器INV1由两个PMOS晶体管P1和P2、两个NMOS晶体管N1和N2依次串接而成，其中，PMOS晶体管P1的源极连接电源线Vdd，PMOS晶体管P1的漏极与PMOS晶体管P2的源极相连，PMOS晶体管P2的漏极与NMOS晶体管N1的漏极相连，NMOS晶体管N1的源极与NMOS晶体管N2的漏极相连，NMOS晶体管N2的源极连接到地，两个PMOS晶体管P1和P2的栅极与两个NMOS晶体管N1和N2的栅极连接在一起成为反相器INV1的输入端且输入端与存储节点m1连接，PMOS晶体管P2的漏极与NMOS晶体管N1的漏极连接点成为反相器INV1的输出端且输出端与存储节点m2连接；反相器INV2由两个PMOS晶体管P3和P4、两个NMOS晶体管N3和N4依次串接而成，反相器INV2中的晶体管的连接方法与反相器INV1中PMOS晶体管P1和P2、NMOS晶体管N3和N4的连接方法相同，反相器INV2的输入端连接存储节点m2，反相器INV2的输出端连接存储节点m1；存储节点m1和m2分别稳定地存储相反数值；地址信号Addr控制NMOS晶体管N6和N5导通与关断，数据线Data通过NMOS晶体管N6连接到存储节点m1，数据线Data_b通过NMOS晶体管N5连接存储节点m2；PMOS晶体管P1的N阱NW1、PMOS晶体管P2的N阱NW2、NMOS晶体管N1的P阱PW1、NMOS晶体管N2的P阱PW2、PMOS晶体管P3的N阱NW3、PMOS晶体管P4的N阱NW4、NMOS晶体管N3的P阱PW3、NMOS晶体管N4的P阱PW4、NMOS晶体管N5的P阱PW5、NMOS晶体管N6的P阱PW6完全相互隔离；N阱NW1的接触孔NWT1、N阱NW2的接触孔NWT2、N阱NW3的接触孔NWT3、N阱NW4的接触孔NWT4分别通过金属线连接到电源线Vdd；P阱PW1的接触孔PWT1、P阱PW2的接触孔PWT2、P阱PW3的接触孔PWT3、P阱PW4的接触孔PWT4、P阱PW5的接触孔PWT5、P阱PW6的接触孔PWT6分别通过金属线连接到地线；
步骤2）：对步骤1的抗辐射SRAM单元的电路结构中的地址信号Addr、数据线Data和数据线Data_b进行设置，使SRAM单元既能写入和读出数据，又能抵抗辐射，其中包括：所设计的SRAM单元如果在写入数据模式下，地址信号Addr设置为1，数据线Data和数据线Data_b设置相反值，则数据线Data上的值写入存储节点m1，数据线Data_b上的值写入存储节点m2；所设计的SRAM单元如果在稳定存储数据模式下，地址信号Addr设置为0，则存储节点m1稳定数据线Data以前写入的数值，存储节点m2稳定数据线Data_b以前写入的数值，而此时数据线Data上的值和数据线Data_b上的值都为三态值；所有PMOS晶体管的N阱、所有NMOS晶体管的P阱都完全相互隔离，因此如果一个PMOS晶体管发生辐射，其产生的电子会被限制在它的N阱内，不会影响其它晶体管，辐射产生的电子通过N阱的接触孔释放到电源线；如果一个NMOS晶体管发生辐射，其产生的电子会被限制在它的P阱内，不会影响其它晶体管，辐射产生的电子通过P阱的接触孔释放到地线；如果辐射发生在反相器INV1或INV2中某一个PMOS晶体管，反相器中串接的冗余PMOS晶体管会保证反相器输出端暂时不变，待辐射效应消失后，绞合相连的另一个反相器会使正确数据稳定存储；如果辐射发生在反相器INV1或INV2中某一个NMOS晶体管，反相器中串接的冗余NMOS晶体管会保证反相器输出端暂时不变，待辐射效应消失后，绞合相连的另一个反相器会使正确数据稳定存储；如果辐射发生在NMOS晶体管N6或N5，存储节点m1和m2不受影响，维持正确值；所设计的SRAM单元如果在读出数据模式下，地址信号Addr设置为1，如果数据线Data和数据线Data_b上的值都为三态值，则存储节点m1值读出到Data上，存储节点m2值读出到Data_b上。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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| CF01 | Termination of patent right due to non-payment of annual fee | ||
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Granted publication date: 20200609 |