CN106206526A - 芯片封装结构及堆叠式芯片封装结构 - Google Patents
芯片封装结构及堆叠式芯片封装结构 Download PDFInfo
- Publication number
- CN106206526A CN106206526A CN201510361980.2A CN201510361980A CN106206526A CN 106206526 A CN106206526 A CN 106206526A CN 201510361980 A CN201510361980 A CN 201510361980A CN 106206526 A CN106206526 A CN 106206526A
- Authority
- CN
- China
- Prior art keywords
- chip
- packaging structure
- lead frame
- pin
- active surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 81
- 229920001971 elastomer Polymers 0.000 claims abstract description 30
- 239000000806 elastomer Substances 0.000 claims abstract description 29
- 230000004308 accommodation Effects 0.000 claims description 29
- 239000000084 colloidal system Substances 0.000 claims description 22
- 238000012856 packing Methods 0.000 claims description 21
- 230000002262 irrigation Effects 0.000 claims description 18
- 238000003973 irrigation Methods 0.000 claims description 18
- 239000003989 dielectric material Substances 0.000 claims description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 21
- 239000000463 material Substances 0.000 description 17
- 239000006071 cream Substances 0.000 description 10
- 238000000034 method Methods 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 230000003139 buffering effect Effects 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000005253 cladding Methods 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000006260 foam Substances 0.000 description 1
- LNEPOXFFQSENCJ-UHFFFAOYSA-N haloperidol Chemical compound C1CC(O)(C=2C=CC(Cl)=CC=2)CCN1CCCC(=O)C1=CC=C(F)C=C1 LNEPOXFFQSENCJ-UHFFFAOYSA-N 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
Abstract
本发明提供一种芯片封装结构及堆叠式芯片封装结构，其包括芯片以及导线架。芯片具有有源表面、连接有源表面的侧表面、位于有源表面上的多个导电柱以及位于有源表面上的弹性体。弹性体较导电柱靠近侧表面。导线架具有多个外引脚及多个水平向延伸的内引脚。外引脚与内引脚分别具有内表面。外引脚的内表面与内引脚的内表面形成芯片容置空间。芯片设置在芯片容置空间内，其中各个导电柱电性连接至对应的内引脚，且弹性体抵接在各个内引脚上。因此，相较于现有技术的芯片封装结构而言，本发明的芯片封装结构可具有较薄的整体厚度，符合现今电子产品轻薄化的发展趋势。
Description
技术领域
本发明是有关于一种封装结构，且特别是有关于一种芯片封装结构及堆叠式芯片封装结构。
背景技术
在现今这个高度发展的社会中，人类对于电子产品的依赖性与日俱增，而电子产品无不以高速度、高品质及具备可多功处理的性能为其诉求。另外，为便于使用者携带或者是节省摆设空间，电子产品更是朝向轻、薄、短、小的趋势发展。一般而言，电子产品内通常配设有处理单元或控制单元，其中处理单元或控制单元可包括半导体芯片以及与半导体芯片电性连接的载体。以载体为导线架为例，半导体芯片可在设置在导线架上后，通过打线进程以电性连接至导线架，或者是通过覆晶接合进程以电性连接至导线架。
图1是现有技术的一种芯片封装结构的剖面示意图。请参考图1，芯片封装结构100包括芯片110以及导线架120，其中芯片110例如是通过覆晶接合进程以电性连接至导线架120。详细而言，芯片110覆晶接合在导线架120的内引脚122上，其中内引脚122与外引脚121共同定义出凹陷123，由于该凹陷123使封胶体得以与导线架紧密结合，然而，由于芯片110与凹陷123分别位于导线架120的相对两侧，如此配置下会使得芯片封装结构100在封装后整体厚度增加，不利于现今电子产品轻薄化的发展。
发明内容
本发明提供一种芯片封装结构及堆叠式芯片封装结构，其具有较薄的整体厚度。
本发明提出一种芯片封装结构，其包括芯片以及导线架。芯片具有有源表面、连接有源表面的侧表面、位于有源表面上的多个导电柱以及位于有源表面上的弹性体，其中弹性体较导电柱靠近侧表面。导线架具有多个外引脚及多个水平向延伸的内引脚。外引脚与内引脚分别具有内表面。外引脚的内表面与内引脚的内表面形成芯片容置空间。芯片设置在芯片容置空间内，其中各个导电柱电性连接至对应的内引脚，且弹性体抵接在各个内引脚上。
在本发明的一实施例中，上述的芯片封装结构还包括封装胶体。封装胶体填入芯片容置空间内，并包覆芯片的有源表面、侧表面、导电柱与弹性体。
在本发明的一实施例中，上述的导线架还具有多个图案化结构，对应设置在各个内引脚上且位于芯片容置空间内。各个图案化结构具有定位沟渠。各个定位沟渠暴露出部分的对应的内引脚，以使各个导电柱限位在对应的定位沟渠并与对应的内引脚电性连接。
本发明提出一种堆叠式芯片封装结构包括多个上述的芯片封装结构。这些芯片封装结构彼此垂向堆叠，任一个芯片封装结构的导线架与相邻的另一个芯片封装结构的导线架相接触并电性连接。
在本发明的一实施例中，上述的堆叠式芯片封装结构还包括封装胶体。封装胶体填入各个芯片容置空间内，并包覆各个芯片的有源表面、侧表面、导电柱与弹性体。
基于上述，本发明的芯片封装结构是将芯片埋设在导线架的芯片容置空间内，其中埋设在芯片容置空间内的芯片的背面例如是齐平于或低于导线架的外引脚的端面。因此，相较于现有技术的芯片封装结构而言，本发明的芯片封装结构可具有较薄的整体厚度，符合现今电子产品轻薄化的发展趋势。同样地，由本发明的芯片封装结构垂向堆叠而成的堆叠式芯片封装结构也可获致较薄的整体厚度。此外，在将芯片设置在芯片容置空间以使导电柱电性连接在内引脚的过程中，芯片的有源表面上的弹性体可抵接至内引脚，进而发挥缓冲的效用。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是现有技术的一种芯片封装结构的剖面示意图；
图2是本发明一实施例的芯片封装结构的剖面示意图；
图3是本发明另一实施例的芯片封装结构的剖面示意图；
图4是本发明又一实施例的芯片封装结构的剖面示意图；
图5是本发明一实施例的堆叠式芯片封装结构的剖面示意图；
图6是本发明另一实施例的堆叠式芯片封装结构的剖面示意图；
图7是本发明又一实施例的堆叠式芯片封装结构的剖面示意图。
附图标记说明：
100、200、200A、200B：芯片封装结构；
110、210：芯片；
211：有源表面；
212：侧表面；
213：背面；
214：导电柱；
215：弹性体；
120、220：导线架；
121、221：外引脚；
122、222：内引脚；
123：凹陷；
221a、222a：内表面；
221b、222b：端面；
223：芯片容置空间；
224：开口；
225：图案化结构；
226：定位沟渠；
230、310：封装胶体；
300、300A、300B：堆叠式芯片封装结构；
G：间距。
具体实施方式
图2是本发明一实施例的芯片封装结构的剖面示意图。请参考图2，在本实施例中，芯片封装结构200包括芯片210以及导线架220，其中芯片210具有有源表面211、连接有源表面211的侧表面212、相对于有源表面211的背面213、位于有源表面211上的弹性体215以及多个导电柱214，侧表面212环绕有源表面211，弹性体215例如是较导电柱214靠近侧表面212，其中弹性体215的一侧缘实质上与侧表面212齐平，惟本发明不限于此。
弹性体215可包括多个弹性块、多个弹性条或至少一弹性环，且例如是环绕设置在导电柱214的周围。在本实施中，弹性体215可在芯片210设置在导线架220之前即已预先设置在芯片210的有源表面211上，其中弹性体215的材质可为树脂、橡胶、粘晶胶(DAF)或泡绵，又或者是其它具有相同弹性的绝缘材质。另一方面，导电柱214的材质可选自由铜、金、银或上述金属的合金所组成的族群中的一种材质，较佳的是，导电柱214可为铜或铜合金柱，但本发明不以此为限。
导线架220具有多个外引脚221及多个水平向延伸的内引脚222，各个外引脚221与对应的内引脚222相连接，且互为垂直。详细而言，外引脚221具有内表面221a，内引脚222具有与内表面221a相连接的内表面222a，其中内表面221a与内表面222a实质上互为垂直，并且共同形成芯片容置空间223。如图2所示，芯片容置空间223的深度例如是等于芯片210与导电柱214的总高度，因此在将芯片210以其有源表面211朝向内引脚222的内表面222a而设置在芯片容置空间223，且各个导电柱214抵接在对应的内引脚222的内表面222a后，芯片210中相对于有源表面211的背面213将不会超出外引脚221的端面221b，且芯片210背面213实质上与外引脚221的端面221b齐平。此外，设置在芯片容置空间223内的芯片210的侧表面212会与外引脚221的内表面221a维持有一适当的间距G。
由于弹性体215是由具有弹性的绝缘材质所构成，因此在芯片210覆晶在芯片容置空间223内而使各个导电柱214与对应的内引脚222电性连接时，设置在芯片210的有源表面211上的弹性体215可直接抵接至各个内引脚222上，藉以减缓覆晶接合对于导电柱214的直接冲击，进而发挥缓冲的效用。举例来说，各个导电柱214用以抵接对应的内引脚222的端部上可设有锡料或锡膏(图未示)，在各个导电柱214以其端部上的锡料或锡膏(图未示)抵接在对应的内引脚222后，经回焊各个导电柱214的端部上的锡料或锡膏(图未示)，便能使各个导电柱214电性连接在对应的内引脚222。在另一实施例中，内表面222a上也可对应导电柱214的位置而设置有一层薄锡，以供覆晶接合所用。
在本实施例中，芯片封装结构200还包括封装胶体230，其材质可为环氧树脂(Epoxy Resin)。封装胶体230填入芯片容置空间223内，并包覆芯片210的有源表面211、侧表面212、导电柱214与弹性体215。如图2所示，填入芯片容置空间223内的封装胶体230会覆盖住外引脚221的内表面221a、内引脚222的内表面222a，并进一步填入导线架220的开口224，其中芯片210的背面213以及部分的导线架220(也即，外引脚221的端面221b及内引脚222的端面222b)例如是暴露在封装胶体230外。此外，封装胶体230的其中一端面例如是与外引脚221的端面221b齐平，而封装胶体230中相对于前述端面的另一端面例如是与内引脚222的端面222b齐平，使外引脚221与内引脚222的端面221b、端面222b露出在封装胶体230，以供后续电性连接或垂向堆叠。
在芯片210的背面213暴露在封装胶体230外的情况下，将有助于使芯片210运作时所产生的热快速地逸散至外界。另一方面，由于本实施例的芯片封装结构200是将芯片210埋设在芯片容置空间223，因此能有效地降低芯片封装结构200的整体厚度。
以下将列举其他实施例以作为说明。在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
图3是本发明另一实施例的芯片封装结构的剖面示意图。请参考图3，图3的芯片封装结构200A与图2的芯片封装结构200大致相似，两者的主要差异在于：芯片封装结构200A的导线架220还具有多个图案化结构225。这些图案化结构225对应设置在各个内引脚222的内表面222a上，且位于芯片容置空间223内。各个图案化结构225上具有定位沟渠226，以暴露出部分的对应的内引脚222的内表面222a。一般而言，图案化结构225例如是由防焊层(solder mask)、光阻材料(PR)、介电材质或其他适当的绝缘材质所构成，且经印刷进程、蚀刻进程或激光开孔进程以定义出用以限位导电柱214的定位沟渠226，以在芯片210覆晶接合时，得以通过定位沟渠226辅助定位。
在本实施例中，由于定位沟渠226的设置可在埋设芯片210至芯片容置空间223的过程中，使芯片210上的各个导电柱214受到对应的定位沟渠226的导引，以准确地与对应的内引脚222相抵接。同时，弹性体215可抵接在各个内引脚222的图案化结构225上。在另一实施例中，弹性体215可采用具黏合作用的粘晶胶(DAF)，因此在覆晶进程时，可使芯片210具有黏合固定作用。此外，在各个导电柱214限位在对应的定位沟渠226后，便能使芯片210初步地固定在芯片容置空间223内，且例如是通过覆晶接合进程以使芯片210电性连接在导线架220。
举例来说，各个导电柱214用以抵接对应的内引脚222的端部上可设有锡料或锡膏(图未示)，在各个导电柱214以其端部上的锡料或锡膏(图未示)抵接在对应的内引脚222后，经回焊各个导电柱214的端部上的锡料或锡膏(图未示)，便能使各个导电柱214电性连接在对应的内引脚222。此外，经回焊的前述锡料或锡膏(图未示)也会受到定位沟渠226的限制，而不会在熔化时四处溢流。如图3所示，由于封装胶体230填入定位沟渠226中，因此能使封装胶体230与导线架220之间结合强度更高，进而避免封装胶体230脱层或剥离。
图4是本发明又一实施例的芯片封装结构的剖面示意图。请参考图4，图4的芯片封装结构200B与图3的芯片封装结构200A大致相似，两者的主要差异在于：芯片封装结构200B的导线架220的芯片容置空间223的深度例如是大于芯片210与导电柱214的总高度，因此设置在芯片容置空间223内的芯片210的背面213略低于外引脚221的端面221b。此时，芯片210的背面213例如是由封装胶体230所覆盖。
图5是本发明一实施例的堆叠式芯片封装结构的剖面示意图。参考图5，在本实施例中，堆叠式芯片封装结构300例如是由多个芯片封装结构200(图5示意地示出两个)彼此垂向堆叠而成，其中一个芯片封装结构200(图5中处于下层者)会以其导线架220与相邻的另一个芯片封装结构200(图5中处于上层者)的导线架220的内引脚222相接触并电性连接。
详细而言，图5中处于下层的导线架220是以其各个外引脚221与图5中处于上层的导线架220的对应的内引脚222相抵。举例来说，图5中处于下层的导线架220的各个外引脚221的端面221b上可设有锡料或锡膏(图未示)，在图5中处于下层者导线架220的外引脚221以其端面221b上的锡料或锡膏(图未示)抵接在图5中处于上层的导线架220的对应的内引脚222后，经回焊各个外引脚221的端面221b上的锡料或锡膏(图未示)，便能使图5中处于下层的导线架220电性连接在图5中处于上层的导线架220。
值得一提的是，封装胶体310例如是在多个芯片封装结构200彼此垂向堆叠，并通过两相接触的导线架220以电性连接后，才填入各个芯片容置空间223内，以包覆各个芯片210的有源表面211、侧表面212、导电柱214与弹性体215，而图5中处于下层的芯片210的背面213也由封装胶体310所包覆。
图6是本发明另一实施例的堆叠式芯片封装结构的剖面示意图。请参考图6，图6的堆叠式芯片封装结构300A与图5的堆叠式芯片封装结构300大致相似，两者的主要差异在于：堆叠式芯片封装结构300A例如是由多个芯片封装结构200A(图6示意地示出出两个)彼此垂向堆叠而成。
图7是本发明又一实施例的堆叠式芯片封装结构的剖面示意图。请参考图7，图7的堆叠式芯片封装结构300B与图6的堆叠式芯片封装结构300A大致相似，惟两者的主要差异是在于：堆叠式芯片封装结构300B例如是由多个芯片封装结构200B(图7示意地示出出两个)彼此垂向堆叠而成。
综上所述，本发明的芯片封装结构是将芯片埋设在导线架的芯片容置空间内，其中埋设在芯片容置空间内的芯片的背面例如是齐平于或低于导线架的外引脚的端面。因此，相较于现有技术的芯片封装结构而言，本发明的芯片封装结构可具有较薄的整体厚度，符合现今电子产品轻薄化的发展趋势。同样地，由本发明的芯片封装结构垂向堆叠而成的堆叠式芯片封装结构也可获致较薄的整体厚度。此外，在将芯片设置在芯片容置空间以使导电柱电性连接在内引脚的过程中，芯片的有源表面上的弹性体可抵接至内引脚，进而发挥缓冲的效用。
另一方面，芯片封装结构的导线架可具有图案化结构，其中图案化结构设置在内引脚上，且位于芯片容置空间内。图案化结构可具有定位沟渠，以暴露出部分的内引脚。由于定位沟渠的设置可在埋设芯片至芯片容置空间的过程中，使芯片上的各个导电柱受到对应的定位沟渠的导引，以准确地与内引脚相抵接。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (10)
1.一种芯片封装结构，其特征在于，包括：
芯片，具有有源表面、连接该有源表面的侧表面、位于该有源表面上的多个导电柱以及位于该有源表面上的弹性体，其中该弹性体较该些导电柱靠近该侧表面；以及
导线架，具有多个外引脚及多个水平向延伸的内引脚，该些外引脚与该些内引脚分别具有内表面，该些外引脚的该内表面与该些内引脚的该内表面形成芯片容置空间，该芯片设置在该芯片容置空间内，其中各该导电柱电性连接至对应的该内引脚，且该弹性体抵接在各该内引脚上。
2.根据权利要求1所述的芯片封装结构，其特征在于，还包括：
封装胶体，填入该芯片容置空间内，并包覆该芯片的该有源表面、该侧表面、该些导电柱与该弹性体。
3.根据权利要求2所述的芯片封装结构，其特征在于，该芯片还具有相对于该有源表面的背面，该封装胶体包覆该背面，并暴露出部分的该导线架。
4.根据权利要求2所述的芯片封装结构，其特征在于，该芯片还具有相对于该有源表面的背面，该封装胶体暴露出该背面，并暴露出部分的该导线架。
5.根据权利要求2所述的芯片封装结构，其特征在于，该芯片的该侧表面与该导线架的该些外引脚的该内表面维持间距。
6.根据权利要求1所述的芯片封装结构，其特征在于，该导线架还具有多个图案化结构，对应设置在各该内引脚上且位于该芯片容置空间内，各该图案化结构具有定位沟渠，各该定位沟渠暴露出部分的对应的该内引脚，以使各该导电柱限位在对应的该定位沟渠并与对应的该内引脚电性连接。
7.根据权利要求6所述的芯片封装结构，其特征在于，各该图案化结构为介电材质。
8.根据权利要求1所述的芯片封装结构，其特征在于，该弹性体包括多个弹性块、多个弹性条或至少一弹性环。
9.一种堆叠式芯片封装结构，其特征在于，包括：
多个权利要求1所述的芯片封装结构，该些芯片封装结构彼此垂向堆叠，任一该芯片封装结构的该导线架与相邻的另一该芯片封装结构的该导线架相接触并电性连接。
10.根据权利要求9所述的堆叠式芯片封装结构，其特征在于，还包括：
封装胶体，填入各该芯片容置空间内，并包覆各该芯片的该有源表面、该侧表面、该些导电柱与该弹性体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW104110896 | 2015-04-02 | ||
| TW104110896A TWI575682B (zh) | 2015-04-02 | 2015-04-02 | 晶片封裝結構及堆疊式晶片封裝結構 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN106206526A true CN106206526A (zh) | 2016-12-07 |
Family
ID=57453024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510361980.2A Pending CN106206526A (zh) | 2015-04-02 | 2015-06-26 | 芯片封装结构及堆叠式芯片封装结构 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN106206526A (zh) |
| TW (1) | TWI575682B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111293107A (zh) * | 2018-12-10 | 2020-06-16 | 南茂科技股份有限公司 | 半导体封装结构 |
| CN111883442A (zh) * | 2020-08-31 | 2020-11-03 | 矽磐微电子(重庆)有限公司 | 半导体封装方法及半导体封装结构 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI772219B (zh) * | 2021-11-02 | 2022-07-21 | 福懋科技股份有限公司 | 具有電磁屏蔽的晶片封裝結構及其形成方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1499622A (zh) * | 2002-11-01 | 2004-05-26 | ���µ�����ҵ��ʽ���� | 引线框及制造方法以及树脂密封型半导体器件及制造方法 |
| CN1645599A (zh) * | 2003-09-24 | 2005-07-27 | 台湾嘉硕科技股份有限公司 | 电子元件的封装结构及其制造方法 |
| CN101009260A (zh) * | 2006-01-25 | 2007-08-01 | 矽品精密工业股份有限公司 | 半导体封装结构及其制法 |
| CN101510519A (zh) * | 2008-02-15 | 2009-08-19 | 南茂科技股份有限公司 | 覆晶式四方扁平无引脚型态封装结构及其制程 |
| CN103208431A (zh) * | 2012-01-17 | 2013-07-17 | 南茂科技股份有限公司 | 半导体封装结构及其制作方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200847385A (en) * | 2007-05-18 | 2008-12-01 | Chipmos Technologies Inc | Chip-on-lead and lead-on-chip stacked structure |
| TW200849511A (en) * | 2007-06-06 | 2008-12-16 | Chipmos Technologies Inc | Tape type semiconductor package with improved thermal dissipation |
| TWI401785B (zh) * | 2009-03-27 | 2013-07-11 | Chipmos Technologies Inc | 多晶片堆疊封裝 |
-
2015
- 2015-04-02 TW TW104110896A patent/TWI575682B/zh active
- 2015-06-26 CN CN201510361980.2A patent/CN106206526A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1499622A (zh) * | 2002-11-01 | 2004-05-26 | ���µ�����ҵ��ʽ���� | 引线框及制造方法以及树脂密封型半导体器件及制造方法 |
| CN1645599A (zh) * | 2003-09-24 | 2005-07-27 | 台湾嘉硕科技股份有限公司 | 电子元件的封装结构及其制造方法 |
| CN101009260A (zh) * | 2006-01-25 | 2007-08-01 | 矽品精密工业股份有限公司 | 半导体封装结构及其制法 |
| CN101510519A (zh) * | 2008-02-15 | 2009-08-19 | 南茂科技股份有限公司 | 覆晶式四方扁平无引脚型态封装结构及其制程 |
| CN103208431A (zh) * | 2012-01-17 | 2013-07-17 | 南茂科技股份有限公司 | 半导体封装结构及其制作方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111293107A (zh) * | 2018-12-10 | 2020-06-16 | 南茂科技股份有限公司 | 半导体封装结构 |
| CN111883442A (zh) * | 2020-08-31 | 2020-11-03 | 矽磐微电子(重庆)有限公司 | 半导体封装方法及半导体封装结构 |
| WO2022042682A1 (zh) * | 2020-08-31 | 2022-03-03 | 矽磐微电子(重庆)有限公司 | 半导体封装方法及半导体封装结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI575682B (zh) | 2017-03-21 |
| TW201637154A (zh) | 2016-10-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103635996B (zh) | 无焊内建层封装的翘曲减小 | |
| CN103155136B (zh) | Ic封装件的分离 | |
| KR20150001398A (ko) | 관통전극을 갖는 반도체 패키지 및 그 제조방법 | |
| CN105190883A (zh) | 具有减少的高度的封装堆叠结构 | |
| CN205609512U (zh) | 半导体封装体 | |
| CN106206526A (zh) | 芯片封装结构及堆叠式芯片封装结构 | |
| US20130154118A1 (en) | Integrated circuit packaging system with contacts and method of manufacture thereof | |
| CN104716110A (zh) | 芯片封装结构及其制造方法 | |
| CN102054714B (zh) | 封装结构的制法 | |
| CN102915995B (zh) | 半导体封装件、基板及其制造方法 | |
| CN104124212B (zh) | 半导体封装件及其制法 | |
| CN109801883A (zh) | 一种扇出型堆叠封装方法及结构 | |
| CN206877985U (zh) | 半导体封装装置和半导体引线框架 | |
| JP2011181697A (ja) | 半導体パッケージおよびその製造方法 | |
| CN106158786A (zh) | 半导体封装体及其制作方法 | |
| TWM531057U (zh) | 預成形封裝導線架 | |
| CN103021879B (zh) | 无外引脚半导体封装构造及其制造方法与导线架条 | |
| JP5080551B2 (ja) | 半導体装置の製造方法 | |
| CN107275308A (zh) | 半导体封装装置、半导体引线框架及其切筋方法 | |
| KR20130023432A (ko) | 반도체 패키지용 리드 프레임 구조, 이의 제조방법 및 이를 이용한 반도체 패키지 제조방법 | |
| KR20160017381A (ko) | 반도체 패키지 및 그 제조 방법 | |
| KR102436220B1 (ko) | 패키지 기판 및 그 제조방법 | |
| CN101303985B (zh) | 堆叠式封装结构的制作方法 | |
| US11410856B2 (en) | Chip packaging method | |
| JP4579941B2 (ja) | 半導体装置及び半導体装置製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20161207 |