CN106205662A - 半导体存储装置、阻抗校准电路及其方法 - Google Patents

半导体存储装置、阻抗校准电路及其方法 Download PDF

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Abstract

一种半导体存储装置可以包括存储单元阵列。半导体存储装置可以包括阻抗校准电路，阻抗校准电路被配置为通过基于接口节点的电压产生阻抗码来执行阻抗匹配操作，接口节点的电压根据外部参考电阻器是否耦接至阻抗校准电路而通过外部参考电阻器或内部参考电阻单元来确定。半导体存储装置可以包括数据输入/输出(I/O)驱动器，数据输入/输出(I/O)驱动器被配置为从存储单元阵列接收输入数据并且响应于阻抗码来产生输出数据。

Description

半导体存储装置、阻抗校准电路及其方法
相关申请的交叉引用
本申请要求2015年5月26日向韩国知识产权局提交的申请号为10-2015-0072694的韩国申请的优先权，其全部内容通过引用合并于此，如全文阐述一样。
技术领域
各种实施例总体涉及一种半导体集成电路装置，更具体地，涉及一种半导体存储装置和阻抗校准电路及其方法。
背景技术
半导体存储装置可以包括被配置为接收从外部装置传输来的信号的接收电路。半导体存储装置还可以包括被配置为将信号从半导体存储装置内传输到外部装置的传输电路。
在接收电路中接收到的且从半导体存储装置的传输电路传输来的信号的摆幅宽度取决于半导体存储装置的处理速度。即，随着半导体存储装置的处理速度增大，信号传输所需的延迟时间可以受控制并且通过减小摆幅宽度而被最小化。
然而，当信号的摆幅宽度减小时，对外部噪音的影响会增大，并且可能发生半导体存储装置的接口级的阻抗失配。
阻抗失配由外部噪音、电源电压的变化、操作温度的变化或制造工艺的变化等引起。
阻抗失配会干扰高速数据传输，并且由于不匹配，半导体存储装置的输出数据会失真。
发明内容
根据实施例，可以提供一种半导体存储装置。该半导体存储装置可以包括存储单元阵列。该半导体存储装置可以包括阻抗校准电路，阻抗校准电路被配置为通过基于接口节点的电压产生阻抗码来执行阻抗匹配操作，接口节点的电压根据外部参考电阻器是否耦接至阻抗校准电路而通过外部参考电阻器或内部参考电阻单元来确定。该半导体存储装置可以包括数据输入/输出(I/O)驱动器，数据输入/输出(I/O)驱动器被配置为从存储单元阵列接收输入数据并且响应于阻抗码来产生输出数据。
根据实施例，可以提供一种阻抗校准电路。该阻抗校准电路可以包括监控单元，监控单元耦接至接口节点并且被配置为根据外部参考电阻器是否耦接至阻抗校准电路来确定内部电阻器使能信号的电平。该阻抗校准电路可以包括内部电阻单元，内部电阻单元被配置为响应于内部电阻器使能信号而驱动，并且根据内部参考电阻单元的基于修整码的内部参考电阻值来将电压施加至接口节点。该阻抗校准电路可以包括校正单元，校正单元被配置为根据由内部电阻单元施加至接口节点的电压来产生阻抗码。
根据实施例，可以提供一种阻抗校准电路的阻抗校准方法，所述阻抗校准电路耦接至接口节点并且包括内部参考电阻单元。该阻抗校准方法可以包括：判断外部参考电阻器是否耦接至阻抗校准电路。该阻抗校准方法可以包括：当外部参考电阻器未耦接至阻抗校准电路时，基于通过内部参考电阻单元而确定的接口节点的电压来执行阻抗匹配。
附图说明
图1是图示根据实施例的半导体存储系统的示例代表的配置图。
图2是图示根据实施例的阻抗校准电路的示例代表的配置图。
图3是图示根据实施例的监控单元的示例代表的配置图。
图4是图示根据实施例的时钟发生器的示例代表的配置图。
图5是图示根据实施例的参考电压发生器的示例代表的配置图。
图6是图示根据实施例的内部电阻单元的示例代表的配置图。
图7是图示根据实施例的校正单元的示例代表的配置图。
图8是图示根据实施例的阻抗校准方法的示例代表的流程图。
图9是图示根据实施例的确定外部参考电阻器是否耦接的方法的示例代表的流程图。
图10是图示根据实施例的半导体存储装置的示例代表的配置图。
图11是图示根据实施例的数据处理系统的示例代表的配置图。
图12示出图示根据各种实施例的电子系统的配置图的示例代表。
图13示出图示根据各种实施例的电子装置的配置图的示例代表。
具体实施方式
以下将参照附图描述实施例的各种示例。本文参照实施例(和中间结构)的示例的示意图的代表性示图来描述实施例的各种示例。照此，由于例如制造技术和/或公差而导致的示图的形状上的变化是可预期的。因此，实施例不应当被解释为局限于本文所示的区域的特定形状，而是可以包括例如由制造导致的形状上的偏差。在附图中，为了清楚可以放大层和区域的长度和尺寸。附图中，相同的附图标记指代相同的元件。还要理解的是，当一层被称为在另一层或衬底“上”时，其能够直接在另一层或衬底上，或者也可以存在中间层。还要注意的是，在本说明书中，“连接/耦接”不仅表示一个组件直接耦接另一个组件，而且还表示通过中间组件间接耦接另一个组件。此外，只要未特别提及，单数形式可以包括复数形式，反之亦然。
本文参照剖面图和/或平面图(其为理想实施例的示意图)来描述实施例。虽然将说明和描述说明书的几个实施例，但是本领域技术人员将认识到，在不脱离说明书的精神和原则的情况下可以对实施例的这些示例做出改变。
由于与阻抗失配和高速数据传输有关的以上讨论的限制，因此需要控制输入/输出(I/O)驱动器的驱动程度以在半导体存储装置与外部装置之间匹配。
图1是图示根据实施例的半导体存储系统的示例代表的配置图。
参照图1，半导体存储系统10可以包括控制器100和半导体存储装置200。
控制器100可以响应于外部装置(例如，主机)的请求来控制半导体存储装置200。控制器100可以根据半导体存储装置200内的内部请求而不是来自外部装置的请求来控制半导体存储装置200。
半导体存储装置200可以根据来自控制器100的控制来操作并且可以作为储存介质操作。储存介质可以储存信息。半导体存储装置200可以包括一个或更多个存储芯片，并且可以通过一个或更多个通道与控制器100通信。存储芯片中的每个可以包括存储单元阵列、被配置为访问存储单元阵列的存取电路以及被配置为对存储单元阵列执行数据I/O操作的数据输入/输出(I/O)驱动器。
在实施例中，半导体存储装置200可以包括阻抗校准电路300。
阻抗校准电路300可以根据来自控制器100的控制(即，从控制器100接收到的控制信号)来校准包括在半导体存储装置200中的数据I/O驱动器的电阻值。
在示例中，当外部参考电阻器RZQ被设置在应用了半导体存储系统10的装置中时，阻抗校准电路300可以电耦接至外部参考电阻器RZQ并且可以执行阻抗匹配操作。在示例中，当在应用了半导体存储系统10的装置中未设置外部参考电阻器RZQ时，阻抗校准电路300可以自主地执行阻抗匹配操作。
为了自主地执行阻抗匹配操作，阻抗校准电路300可以包括内部电阻单元。阻抗校准电路300还可以包括监控单元。监控单元可以被使能以通过判断是否设置了外部参考电阻器RZQ来通过外部参考电阻器RZQ和内部参考电阻器中的任意一个执行阻抗匹配操作。
参照图2，阻抗校准电路300可以包括监控单元310、内部电阻单元320和校正单元330。
监控单元310可以耦接至接口节点。接口节点可以耦接至接口焊盘ZQ。例如，接口焊盘ZQ可以耦接至ZQ节点N_ZQ并且监控单元310可以判断外部参考电阻器RZQ是否耦接至阻抗校准电路300。当外部参考电阻器RZQ被耦接时，监控单元310可以通过禁止内部电阻器使能信号EI来禁止内部电阻单元320。当外部参考电阻器RZQ未被耦接时，监控单元310可以通过使能内部电阻器使能信号EI来使能内部电阻单元320。
内部电阻单元320可以响应于内部电阻器使能信号EI而驱动。内部电阻单元320可以根据内部电阻值来将电势施加至ZQ节点N_ZQ。内部电阻值可以基于修整码(trimcode)CNT_TRIM[3:0]来确定。修整码CNT_TRIM[3:0]可以包括多个位并且是从控制器100接收到的。
校正单元330可以根据被施加至ZQ节点N_ZQ的电势来执行包括在半导体存储装置200中的数据I/O驱动器的阻抗匹配操作。
当外部参考电阻器RZQ耦接至阻抗校准电路300时，根据实施例的半导体存储装置200可以根据基于外部参考电阻器RZQ而确定的ZQ节点N_ZQ的电势来执行阻抗匹配操作。当外部参考电阻器RZQ未耦接至阻抗校准电路300时，半导体存储装置200可以根据基于在内部电阻单元320中确定的电阻值而确定的ZQ节点N_ZQ的电势来执行阻抗匹配操作。
图3是图示根据实施例的监控单元的示例代表的配置图。
参照图3，监控单元310可以包括比较器311、时钟发生器313、输出单元315和放大器317。
比较器311可以通过将ZQ节点N_ZQ的电势与参考电压VREF进行比较来输出比较信号COM。当ZQ节点N_ZQ的电势大于参考电压VREF时，比较信号COM可以例如被输出为逻辑高电平，但是实施例不局限于此。
时钟发生器313可以通过将阻抗校准使能信号ZQCAL_EN延迟预设时间来产生阻抗校准时钟信号ZQCAL_EN_CLK。
输出单元315可以接收比较信号COM，并且输出延迟的比较信号COM_D。延迟的比较信号COM_D是响应于由输出单元315接收到的阻抗校准时钟信号ZQCAL_EN_CLK而延迟了预设时间的比较信号COM。输出单元315可以通过复位信号ZQENDP来复位。
放大器317可以通过驱动延迟的比较信号COM_D来产生内部电阻器使能信号EI。如图所示，放大器317被配置为接收正电源V+和负电源V-。
在实施例中，时钟发生器313可以包括如图4中所示的延迟电路3131和脉冲发生器3133。
延迟电路3131可以将阻抗校准使能信号ZQCAL_EN延迟预设时间。脉冲发生器3133可以通过延迟电路3131的输出信号和反相的输出信号的组合来产生阻抗校准时钟信号ZQCAL_EN_CLK。
在实施例中，参考电压VREF可以通过如图5中所示的参考电压发生器319来产生。
参照图5，参考电压发生器319可以包括电流源3191和参考电压输出单元3193。
电流源3191可以响应于阻抗校准使能信号ZQCAL_EN来接收电源电压VCCQ并且将电流供应至参考电压输出单元3193。
参考电压输出单元3193可以被配置为包括由串联耦接在电流源3191与接地端子之间的多个电阻元件形成的电阻器链。例如，参考电压输出单元3193可以被设计为输出具有与电源电压VCCQ的四分之三相对应的电压电平(3/4VCCQ)的参考电压VREF。然而，参考电压VREF不局限于此。
例如，图2的内部电阻单元320可以具有如图6中所示的配置。
参照图6，内部电阻单元320可以包括驱动器321、控制器322和内部参考电阻单元323。
驱动器321可以响应于内部电阻器使能信号EI来确定ZQ节点N_ZQ的电势电平。例如，驱动器321可以具有连接在ZQ节点N_ZQ与接地端子之间的开关元件3211，并且可以通过内部电阻器使能信号EI来驱动。
控制器322可以基于内部电阻器使能信号EI和修整码CNT_TRIM[3:0]来控制内部参考电阻单元323的电阻值。在实施例中，控制器322可以被配置为包括第一内部电阻器控制信号发生器至第四内部电阻器控制信号发生器3221、3222、3223和3224。
例如，当内部电阻器使能信号EI被使能时，构成控制器322的内部电阻器控制信号发生器3221至3224中的每个可以基于每个修整码CNT_TRIM[3:0]的逻辑电平来产生内部电阻器控制信号IZQ[3:0]。在实施例中，当未设置外部参考电阻器RZQ时，内部电阻器使能信号EI可以被使能为逻辑低电平。内部电阻器控制信号发生器3221至3224可以由逻辑元件(例如，NOR元件)来配置以用于将修整码CNT_TRIM[3]至CNT_TRIM[0]的反相信号的逻辑电平与内部电阻器使能信号EI的逻辑电平进行比较。然而，内部电阻器控制信号发生器3221至3224的配置不局限于此。
内部参考电阻单元323可以响应于内部电阻器控制信号IZQ[3:0]来确定ZQ节点N_ZQ的电势。在实施例中，内部参考电阻单元323可以包括开关元件3231、3232、3233和3234，开关元件3231、3232、3233和3234响应于内部电阻器控制信号IZQ[3]至IZQ[0]而驱动并且耦接在ZQ节点N_ZQ与接地端子之间。
参照图6，电阻元件R1可以耦接在ZQ节点N_ZQ与驱动器321之间。再次参照图6，电阻元件R2可以耦接在ZQ节点N_ZQ与内部参考电阻单元323之间。
图7是图示根据实施例的校正单元的示例代表的配置图。
校正单元330可以被配置为包括第一上拉单元3301、参考电压发生器3303、第一比较器3305和上拉计数器3307。校正单元330可以被配置为包括第二上拉单元3309、下拉单元3311、第二比较器3313和下拉计数器3315。
第一比较器3305可以通过将ZQ节点N_ZQ的电压与从参考电压发生器3303提供的上拉参考电压VREF_UP进行比较来操作上拉计数器3307。
上拉计数器3307可以响应于第一比较器3305的输出信号来产生上拉码PU_CODE<3:0>。
第一上拉单元3301和第二上拉单元3309可以响应于上拉码PU_CODE<3:0>来校准其电阻值以具有与ZQ节点N_ZQ的电阻值相同的值。
例如，第一上拉单元3301的阻抗可以通过从上拉计数器3307输出的上拉码PU_CODE<3:0>来校准。第一上拉单元3301的校准后的阻抗可以影响ZQ节点N_ZQ，并且上拉阻抗校准操作可以被重复执行直到第一上拉单元3301的阻抗变为等于ZQ节点N_ZQ的阻抗。从上拉计数器3307输出的上拉码PU_CODE<3:0>也可以被提供至第二上拉单元3309，并且在上拉阻抗校准操作完成时的第二上拉单元3309的电压可以被称为下拉阻抗校准操作。
第二比较器3313可以通过将第二上拉单元3309的电压与从参考电压发生器3303提供的下拉参考电压VREF_PD进行比较来操作下拉计数器2215。下拉计数器3315可以根据第二比较器3313的输出信号来产生下拉码PD_CODE<3:0>。
下拉单元3311可以响应于下拉码PD_CODE<3:0>来校准其阻抗值以等于第二上拉单元3309的阻抗。
上拉码PU_CODE<3:0>和下拉码PD_CODE<3:0>可以被提供给图1的半导体存储装置200的数据I/O驱动器并且用于校准电阻值。
图7中所示的校正单元330的配置仅是示例，并且通过比较ZQ节点N_ZQ的电压与参考电压而为阻抗匹配配置的任何电路配置可以应用至校正单元330。
在实施例中，当外部参考电阻器RZQ被设置时，ZQ节点N_ZQ的电压可以根据外部参考电阻器RZQ来确定。当外部参考电阻器RZQ未被设置时，ZQ节点N_ZQ的电压可以通过内部参考电阻单元323来确定。在实施例中，当外部参考电阻器RZQ被设置或未被设置时，可以通过阻抗校准电路来执行阻抗匹配。
图8是图示根据实施例的阻抗校准方法的示例代表的流程图。
随着从控制器100提供的阻抗校准使能信号ZQCAL_EN被使能(S101)，阻抗校准电路300的监控单元310可以判断外部参考电阻器RZQ是否耦接至阻抗校准电路300(S103)。
当外部参考电阻器RZQ耦接至阻抗校准电路300时(S103-Y)，阻抗匹配操作可以基于由外部参考电阻器RZQ施加至ZQ节点N_ZQ的电压而通过校正单元330来执行(S105)。
当外部参考电阻器RZQ未耦接至阻抗校准电路300时(S103-N)，内部电阻单元320可以由阻抗校准电路300的监控单元310来使能，并且内部参考电阻单元323的内部参考电阻值可以基于修整码CNT_TRIM[3:0]来确定(S107)。校正单元330可以根据确定的内部参考电阻值来执行阻抗匹配操作(S109)。
监控单元310可以执行如图9中所示的操作以判断外部参考电阻器是否被耦接。
参照图9，监控单元310可以产生参考电压VREF(S201)。例如，参考电压VREF可以被产生以具有与电源电压VCCQ的四分之三相对应的电压电平，但是参考电压VREF不局限于此。
监控单元310可以将ZQ节点N_ZQ的电压与参考电压VREF进行比较(S203)。当ZQ节点N_ZQ的电压大于参考电压VREF作为确定结果时(S203-Y)，可以确定外部参考电阻器RZQ未被耦接并且进入操作S107。当ZQ节点N_ZQ的电压等于或小于参考电压VREF时(S203-N)，可以确定外部参考电阻器RZQ被耦接并且进入操作S105。
当外部参考电阻器RZQ被设置或未被设置时，可以执行阻抗匹配操作，并且可以适当地确保数据I/O操作的执行。
图10是图示根据实施例的半导体存储装置的示例代表的配置图。
参照图10，半导体存储装置200可以包括阻抗校准电路300、存储单元阵列400和数据I/O驱动器410。
阻抗校准电路300可以具有与参照图2至图7描述的配置相同的配置，并且可以实施关于图8和图9的方法。即，阻抗校准电路300可以被配置为基于接口节点N_ZQ的电压来执行阻抗匹配操作，接口节点N_ZQ的电压根据外部参考电阻器RZQ是否耦接至阻抗校准电路300而通过外部参考电阻器RZQ或内部参考电阻单元323来确定。
存储单元阵列400可以被配置为包括多个存储单元。存储单元可以以矩阵形式布置在多个字线与多个位线之间。
数据I/O驱动器410可以从存储单元阵列400接收输入数据DIN。数据I/O驱动器410可以响应于从阻抗校准电路300提供的阻抗码PU_CODE<3:0>和PD_CODE<3:0>来产生输出数据DOUT。
阻抗码PU_CODE<3:0>和PD_CODE<3:0>可以包括上拉码PU_CODE<3:0>和下拉码PD_CODE<3:0>。上拉码PU_CODE<3:0>和下拉码PD_CODE<3:0>可以根据通过外部参考电阻器RZQ或内部参考电阻单元323而确定的接口节点N_ZQ的电压来确定。
图11是图示根据实施例的数据处理系统的示例代表的配置图。
图11中所示的数据处理系统50可以包括存储器控制器510和半导体存储装置520。
存储器控制器510可以被配置为响应于主机(HOST)的请求来访问半导体存储装置520。存储器控制器510可以包括处理器511、工作存储器513、主机接口(HOST IF)515和存储器接口(MEMORY IF)517。
处理器511可以控制存储器控制器510的整体操作，并且工作存储器513可以储存存储器控制器510的操作所需的应用程序、数据和控制信号等。
主机接口515可以执行用于主机与存储器控制器510之间的数据/控制信号交换的协议转换，并且存储器接口517可以执行用于存储器控制器510与半导体存储装置520之间的数据/控制信号交换的协议转换。
半导体存储装置520可以包括，例如图2至图7、图10中所示的阻抗校准电路300，并且可以实施关于图8和图9的方法。半导体存储装置520中的阻抗校准电路300可以被配置为根据接口节点N_ZQ的电压来执行阻抗匹配操作，接口节点N_ZQ的电压根据外部参考电阻器RZQ是否耦接至阻抗校准电路300而通过外部参考电阻器RZQ或内部参考电阻单元323来确定。
图11中所示的数据处理系统50可以用作盘设备。数据处理系统50可以用作便携式电子装置或图像处理器的内部/外部存储卡和其他应用芯片组。
存储器控制器510中设置的工作存储器513也可以使用图2至图7、图10中所示的半导体存储装置来实施，并且可以实施关于图8和图9的方法。
图12和图13是图示根据各种实施例的电子系统的示例代表的配置图。
图12中所示的电子系统60可以包括处理器601、存储器控制器603、半导体存储装置605、I/O设备607和功能模块600。
存储器控制器603可以根据处理器601的控制来控制半导体存储装置605的数据处理操作(例如，编程操作和读取操作等)。
编程在半导体存储装置605中的数据可以根据处理器601和存储器控制器603的控制而通过I/O设备607来输出。I/O设备607可以包括显示设备和扬声器设备等。
I/O设备607可以包括输入设备。I/O设备607可以通过输入设备输入用于控制处理器601的操作的控制信号或要由处理器601处理的数据。
在实施例中，存储器控制器603可以实施为处理器601的一部分或实施在与处理器601分离的芯片组中。
半导体存储装置605可以包括例如图2至图7、图10中所示的阻抗校准电路300，并且实施关于图8和图9的方法。半导体存储装置605中的阻抗校准电路300可以被配置为根据接口节点N_ZQ的电压来执行阻抗匹配操作，接口节点N_ZQ的电压根据外部参考电阻器RZQ是否被耦接而通过外部参考电阻器RZQ或内部参考电阻单元323来确定。
功能模块600可以是被配置为执行根据图12中所示的电子系统60的应用示例而选中的功能的模块。图12图示通信模块609和图像传感器611作为功能模块600的示例。
通信模块609可以提供通信环境以用于通过将电子系统60连接至有线或无线通信网络来交换数据和控制信号。
图像传感器611可以将光学图像转换为数字图像信号并且将转换的数字图像信号传输至处理器601和存储器控制器603。
当通信模块609被包括在功能模块600中时，图12中所示的电子系统60可以是便携式通信装置(诸如，无线通信终端)。当图像传感器611被包括在功能模块600中时，电子系统60可以是数字照相机、数字摄像机或附接至数字照相机和数字摄像机中的任意一种的电子系统(例如，个人计算机(PC)、笔记本电脑和移动通信终端等)。
图13中所示的电子装置70可以包括卡接口701、存储器控制器703和半导体存储装置705。
例如，图13是存储卡或智能卡作为电子装置70的原理图。电子装置70可以是PC卡、多媒体卡、嵌入式多媒体卡、安全数字卡和通用串行总线(USB)驱动器等中的任意一种。
卡接口701可以根据主机的协议来执行对主机与存储器控制器703之间的数据交换的接口。在实施例中，卡接口701可以指用于支持主机使用的协议的硬件、安装在硬件中用于支持主机使用的协议的软件或信号传送方案。
存储器控制器703可以控制半导体存储装置705与卡接口701之间的数据交换。
半导体存储装置705可以包括例如图2至图7、图10中所示的阻抗校准电路300，并且可以实施关于图8和图9的方法。半导体存储装置705中的阻抗校准电路300可以被配置为根据接口节点N_ZQ的电压来执行阻抗匹配操作，接口节点N_ZQ的电压根据外部参考电阻器RZQ是否耦接至阻抗校准电路300而通过外部参考电阻器RZQ或内部参考电阻单元323来确定。
通过以上实施例可以看出，本发明提供以下技术方案。
技术方案1.一种半导体存储装置，包括：
存储单元阵列；
阻抗校准电路，被配置为通过基于接口节点的电压产生阻抗码来执行阻抗匹配操作，接口节点的电压根据外部参考电阻器是否耦接至阻抗校准电路而通过外部参考电阻器或内部参考电阻单元来确定；以及
数据输入/输出I/O驱动器，被配置为从存储单元阵列接收输入数据并且响应于阻抗码来产生输出数据。
技术方案2.如技术方案1所述的半导体存储装置，其中，阻抗校准电路包括：
监控单元，耦接至接口节点并且被配置为根据外部参考电阻器是否耦接至阻抗校准电路来确定内部电阻器使能信号的电平；
内部电阻单元，响应于内部电阻器使能信号而驱动并且被配置为根据内部参考电阻单元的基于修整码的内部参考电阻值来将电压施加至接口节点；以及
校正单元，被配置为根据通过内部电阻单元施加至接口节点的电压来产生阻抗码。
技术方案3.如技术方案1所述的半导体存储装置，其中，阻抗校准电路被配置为通过将接口节点的电压与参考电压进行比较来产生内部电阻器使能信号。
技术方案4.如技术方案1所述的半导体存储装置，其中，阻抗校准电路被配置为响应于根据接口节点的电压与参考电压之间的比较而产生的内部电阻器使能信号来确定内部参考电阻值，以及根据内部参考电阻值来确定接口节点的电压。
技术方案5.如技术方案4所述的半导体存储装置，还包括：
参考电压发生器，被配置为输出具有小于由参考电压发生器响应于阻抗校准使能信号而接收到的电源电压的电压电平的参考电压。
技术方案6.如技术方案4所述的半导体存储装置，其中，阻抗校准电路包括：
内部电阻器控制信号发生器，被配置为基于内部电阻器使能信号和修整码来产生内部电阻器控制信号；以及
内部参考电阻单元，被配置为响应于内部电阻器控制信号来确定接口节点的电压。
技术方案7.如技术方案6所述的半导体存储装置，其中，阻抗校准电路包括：
驱动器，耦接在接口节点与内部参考电阻单元之间并且被配置为响应于内部电阻器使能信号来确定接口节点的电势电平。
技术方案8.一种阻抗校准电路，包括：
监控单元，耦接至接口节点并且被配置为根据外部参考电阻器是否耦接至阻抗校准电路来确定内部电阻器使能信号的电平；
内部电阻单元，被配置为响应于内部电阻器使能信号而驱动，并且根据内部参考电阻单元的基于修整码的内部参考电阻值来将电压施加至接口节点；以及
校正单元，被配置为根据由内部电阻单元施加至接口节点的电压来产生阻抗码。
技术方案9.如技术方案8所述的阻抗校准电路，其中，监控单元被配置为通过将接口节点的电压与参考电压进行比较来产生内部电阻器使能信号。
技术方案10.如技术方案9所述的阻抗校准电路，还包括：
参考电压发生器，被配置为输出具有小于由参考电压发生器响应于阻抗校准使能信号而接收到的电源电压的电压电平的参考电压。
技术方案11.如技术方案8所述的阻抗校准电路，其中，内部电阻单元被配置为响应于通过接口节点的电压与参考电压之间的比较而产生的内部电阻器使能信号来确定内部参考电阻值，以及根据内部参考电阻值来确定接口节点的电压。
技术方案12.如技术方案11所述的阻抗校准电路，其中，内部电阻单元包括：
内部电阻器控制信号发生器，被配置为基于内部电阻器使能信号和修整码来产生内部电阻器控制信号；以及
内部参考电阻单元，被配置为响应于内部电阻器控制信号来确定接口节点的电压。
技术方案13.如技术方案12所述的阻抗校准电路，其中，内部电阻单元包括：
驱动器，耦接在接口节点与内部参考电阻单元之间并且被配置为响应于内部电阻器使能信号来确定接口节点的电势电平。
技术方案14.一种阻抗校准电路的阻抗校准方法，所述阻抗校准电路耦接至接口节点并且包括内部参考电阻单元，所述方法包括：
判断外部参考电阻器是否耦接至阻抗校准电路；以及
当外部参考电阻器未耦接至阻抗校准电路时，基于通过内部参考电阻单元而确定的接口节点的电压来执行阻抗匹配。
技术方案15.如技术方案14所述的方法，其中，判断外部参考电阻器是否耦接至阻抗校准电路包括将接口节点的电压与参考电压进行比较。
技术方案16.如技术方案14所述的方法，还包括：当外部参考电阻器耦接至阻抗校准电路时，基于根据外部参考电阻器而确定的接口节点的电压来执行阻抗匹配。
技术方案17.如技术方案14所述的方法，其中，执行阻抗匹配还包括产生阻抗码。
技术方案18.如技术方案17所述的方法，其中，阻抗校准电路耦接至数据输入/输出I/O驱动器，
所述方法还包括：将阻抗码提供至数据I/O驱动器。
技术方案19.如技术方案17所述的方法，其中，阻抗校准电路耦接至控制器，
所述方法还包括：根据来自控制器的控制来校准数据I/O驱动器的电阻值。
技术方案20.如技术方案14所述的方法，其中，阻抗校准电路耦接至数据输入/输出I/O驱动器，
所述方法还包括：根据接口节点的电压来执行数据I/O驱动器的阻抗匹配操作。

Claims (10)

1.一种半导体存储装置，包括：
存储单元阵列；
阻抗校准电路，被配置为通过基于接口节点的电压产生阻抗码来执行阻抗匹配操作，接口节点的电压根据外部参考电阻器是否耦接至阻抗校准电路而通过外部参考电阻器或内部参考电阻单元来确定；以及
数据输入/输出I/O驱动器，被配置为从存储单元阵列接收输入数据并且响应于阻抗码来产生输出数据。
2.如权利要求1所述的半导体存储装置，其中，阻抗校准电路包括：
监控单元，耦接至接口节点并且被配置为根据外部参考电阻器是否耦接至阻抗校准电路来确定内部电阻器使能信号的电平；
内部电阻单元，响应于内部电阻器使能信号而驱动并且被配置为根据内部参考电阻单元的基于修整码的内部参考电阻值来将电压施加至接口节点；以及
校正单元，被配置为根据通过内部电阻单元施加至接口节点的电压来产生阻抗码。
3.如权利要求1所述的半导体存储装置，其中，阻抗校准电路被配置为通过将接口节点的电压与参考电压进行比较来产生内部电阻器使能信号。
4.如权利要求1所述的半导体存储装置，其中，阻抗校准电路被配置为响应于根据接口节点的电压与参考电压之间的比较而产生的内部电阻器使能信号来确定内部参考电阻值，以及根据内部参考电阻值来确定接口节点的电压。
5.如权利要求4所述的半导体存储装置，还包括：
参考电压发生器，被配置为输出具有小于由参考电压发生器响应于阻抗校准使能信号而接收到的电源电压的电压电平的参考电压。
6.如权利要求4所述的半导体存储装置，其中，阻抗校准电路包括：
内部电阻器控制信号发生器，被配置为基于内部电阻器使能信号和修整码来产生内部电阻器控制信号；以及
内部参考电阻单元，被配置为响应于内部电阻器控制信号来确定接口节点的电压。
7.如权利要求6所述的半导体存储装置，其中，阻抗校准电路包括：
驱动器，耦接在接口节点与内部参考电阻单元之间并且被配置为响应于内部电阻器使能信号来确定接口节点的电势电平。
8.一种阻抗校准电路，包括：
监控单元，耦接至接口节点并且被配置为根据外部参考电阻器是否耦接至阻抗校准电路来确定内部电阻器使能信号的电平；
内部电阻单元，被配置为响应于内部电阻器使能信号而驱动，并且根据内部参考电阻单元的基于修整码的内部参考电阻值来将电压施加至接口节点；以及
校正单元，被配置为根据由内部电阻单元施加至接口节点的电压来产生阻抗码。
9.如权利要求8所述的阻抗校准电路，其中，监控单元被配置为通过将接口节点的电压与参考电压进行比较来产生内部电阻器使能信号。
10.一种阻抗校准电路的阻抗校准方法，所述阻抗校准电路耦接至接口节点并且包括内部参考电阻单元，所述方法包括：
判断外部参考电阻器是否耦接至阻抗校准电路；以及
当外部参考电阻器未耦接至阻抗校准电路时，基于通过内部参考电阻单元而确定的接口节点的电压来执行阻抗匹配。
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