CN106030841A - 形成磁性隧穿结的方法 - Google Patents

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J·杰曼
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Abstract

公开了一种用于制造MRAM位的方法，所述方法包括沉积间隔层，所述间隔层用以在处理期间保护隧穿阻挡层。所沉积的间隔层防止在后续处理中形成的副产物再沉积在隧穿阻挡层上。这种再沉积会造成产品故障并降低制造产率。此方法进一步包括非侵蚀性的处理条件，防止对MRAM位的多层造成损伤。此非侵蚀性的处理条件可包括在不使用卤素类等离子体的情况下进行蚀刻。本文公开的实施例采用了简化处理的蚀刻‑沉积‑蚀刻顺序。

Description

形成磁性隧穿结的方法
背景
技术领域
本发明公开的各方面总体上涉及存储器装置的制造，并且更特别地涉及磁阻式随机存取存储器装置的组件的形成方法。
背景技术
随机存取存储器(RAM)是见于计算器装置中的存储器的最常见的类型。RAM技术的进步使计算功率得以增加。RAM技术的一项进步是磁阻式随机存取存储器(MRAM)的发展。不同于其他RAM技术，MRAM中的数据并非以电荷形式存储，而是由磁性存储元件(称为MRAM位)来存储。MRAM位具有磁性隧穿结(MTJ)结构。MTJ结构由被薄电介质层间隔开的两个铁磁层形成。此薄电介质层通称为隧穿阻挡层。隧穿阻挡层被设计为足够薄得允许电子从一个铁磁层“隧穿”通过隧穿阻挡层而到达另一铁磁层。其中一个铁磁层(称为“扎钉(pinned)”铁磁层)被设定为特定的极性。另一个铁磁层(称为“自由”铁磁层)的极性可由电流来改变。在自旋转矩式(spin transfer torque，STT)MRAM装置中，自由铁磁层的取向可通过使用自旋极化电流来修改，这是所谓的写入。
为了在原先为“1”或高电阻态的位上写入“0”或低电阻态，使电流从自由层传递到扎钉层。流经扎钉层的电子随着扎钉层磁化而达到多数自旋(majority spin)，且在自由层上施加自旋扭矩以将磁化方向转换为沿着扎钉层对齐。为了转换到“1”态，使写入电流从扎钉层流到自由层。来自自由层的伴随着多数自旋的电子(与扎钉层对齐)穿过扎钉层，但伴随着少数自旋(minority spin)的电子反射回到自由层。少数自旋电子接着在自由层的力矩上施加自旋扭矩，并且将自由层转换成沿着少数自旋对齐，或与扎钉层反平行。位态可通过感测此位的电阻并且将此电阻与参考电阻相比来读取，所述参考电阻通常为高电阻和低电阻值的平均值。
与其他类型的非易失性RAM(NVRAM)相比，MRAM提供了以下优点：在消耗较少功率的同时更为快速并且且遭受较少的随着时间的劣化。然而，MRAM装置的当前制造产率低，同时工业需求缩减MRAM装置的尺寸。例如，高制造产率的一个阻碍是MRAM位的制造中的一些蚀刻工艺会侵蚀MTJ层。
因此，本技术领域中需要一种新的工艺流程用以可靠地制造MRAM装置。
发明内容
本文所公开的实施例包括一种MRAM位的制造方法。此方法包括将层的堆叠引入处理腔室。此堆叠包括：导电硬掩模层；顶部电极层，定位在此导电硬掩模层下方；隧穿阻挡层，与此顶部电极层相邻；底部电极层，与此隧穿阻挡层相邻；以及基板。此顶部与底部电极层两者包括铁磁层。此隧穿阻挡层包括电介质材料。在将此堆叠引入处理腔室后，蚀刻顶部电极层与隧穿阻挡层，由此曝露顶部电极层与隧穿阻挡层的侧壁。此方法进一步包括在导电硬掩模层、顶部电极层的侧壁、隧穿阻挡层的侧壁以及底部电极层的至少一些上方沉积间隔层。此沉积产生子堆叠，所述子堆叠包含彼此相邻的底部电极层的部分和间隔层的部分。然后，将此子堆叠的至少一些向下蚀刻到此基板。
本文公开的其他实施例包括一种层堆叠。此堆叠包括：基板；底部电极层，包含铁磁材料且定位在此基板上方；隧穿阻挡层，包含电介质材料且与此底部电极层相邻；顶部电极层，包含铁磁材料且与此隧穿阻挡层相邻；导电硬掩模层，位于此顶部电极上方；以及间隔层。此底部电极层、隧穿阻挡层、顶部电极层以及导电硬掩模层具有侧壁；并且此间隔层覆盖此隧穿阻挡层的侧壁。
附图说明
因此，为了可详细地理解本发明的上述特征的方式，可参考实施例得出上述简要概括的本发明的更具体的描述，实施例中的一些在附图中示出。然而，应注意到，所附附图仅示出本发明的典型实施例，并且因此不应被视为对本发明的范围的限制，因为本发明可允许其他等效的实施例。
图1A到1D示出本文公开的工艺的实施例的不同阶段时的磁性随机存取存储器位。
为帮助理解，在可能的情况下，已使用相同的附图标记来指定附图中共有的相同元件。构想到，一个实施例的元件和特征可有益地合并于其他实施例中而无需进一步陈述。
具体实施方式
公开的实施例包括MRAM位的制造方法。此方法包括将在其上形成有层堆叠的基板引入处理腔室。堆叠中所含的层包括导电硬掩模层、顶部电极层、隧穿阻挡层、底部电极层以及基板。此方法包括使用蚀刻工艺来蚀刻顶部电极层与隧穿阻挡层，所述蚀刻工艺无卤素类等离子体。代表性的适合的蚀刻工艺包括未使用卤素类等离子体的反应性离子蚀刻工艺，以及离子束蚀刻工艺。公开的无卤素类等离子体的蚀刻工艺还成功地蚀刻穿透MTJ层，在不造成侵蚀的情况下使用常规蚀刻工艺难以蚀刻所述MTJ层。本文所公开的方法也包括在第一蚀刻之后，在导电硬掩模层、顶部电极层的侧壁、隧穿阻挡层的侧壁以及底部电极层的至少一些上方沉积间隔层。所沉积的间隔层覆盖隧穿阻挡层，由此防止在后续处理中形成的副产物再沉积在隧穿阻挡层上。这种再沉积会导致产品故障以及制造产率下降。此方法进一步包括使用也无卤素类等离子体的蚀刻工艺来蚀刻包含底部电极层与间隔层的子堆叠。使用蚀刻-沉积-蚀刻顺序的实施例受益于简化的处理。例如，此顺序允许仅使用单一自对准掩模，这可增加工艺产率。
图1A–1D为本文所公开的工艺的不同阶段处的MRAM位的截面图。此工艺开始于将形成在基板110上的层堆叠100引入蚀刻腔室，诸如引入真空处理系统的蚀刻腔室。真空处理系统包括一工具，在所述工具内，可在不破坏真空的情况下(即在不将基板曝露于周围环境的情况下)在两个或更多个真空处理腔室中处理基板。代表性的真空处理系统为群集工具，诸如可购自加利福尼亚州圣克拉拉市的应用材料公司的CENTURATM或ENDURATM群集工具，或其他适合的群集工具。形成在基板110上的层堆叠100可定位在真空处理腔内的基板支座上。基板支座可配置为加热层堆叠100和基板110。
在图1A中，堆叠100包括导电硬掩模层150(在此示出于蚀刻硬掩模层150后)、顶部电极层140、隧穿阻挡层130、底部电极层120以及基板110。在一些实施例中，层可定位在导电硬掩模层150上方。导电硬掩模层150具有侧壁151和顶表面152。顶表面152可以是基本上平坦的。如图所示，导电硬掩模层150仅包括单一特征；然而，应当理解堆叠100可包括多个导电硬掩模特征。导电硬掩模层150的侧壁151可以是竖直(如图所示)的或倾斜的。在侧壁151是倾斜的实施例中，由侧壁151和顶表面形成的角可以是从约刚好大于90°到约120°，诸如从约刚好大于90°到约100°，诸如约95°。导电硬掩模层150可以具有从约到约(诸如从约到约诸如约)的厚度。导电硬掩模层150可由导电材料构成，诸如例如钽、钨、钨和钽的合金、TiN、或其他适合的材料。导电硬掩模层150可充当MRAM位中的引线(lead)。
导电硬掩模层150的特征可通过从掩模传递的图案来形成。光刻胶可施加在毯式硬掩模层150的顶部上。然后，光刻胶层可被曝露并显影。例如，显影(development)阶段可使用反应性离子蚀刻。
顶部电极层140可定位在导电硬掩模层150下方。顶部电极层140可以是基本上平坦的。顶部电极层140可以具有从约到约(诸如从约到约诸如约)的厚度。顶部电极层140可包括若干层，或顶部电极层140可包括单一层。顶部电极层140的至少一层包含铁磁材料，诸如例如钴的合金、镍的合金、铁的合金、钯的合金、铂的合金、钽的合金、前述的混合物、或其他适合的材料。例如，铁磁材料可以是钴、铁和铂的合金；钴、铁和硼的合金；钴、镍、铁、钯和铂的合金；或钴、铁、钽、镍和硼的合金。顶部电极层140中可包含的其他层包括，例如，存储层、自旋极化增强层、参考层、和/或反铁磁(AFM)层。顶部电极层140可以是扎钉的或自由的。
隧穿阻挡层130可定位在顶部电极层140下方。例如，隧穿阻挡层130可与顶部电极层140相邻。隧穿阻挡层130可以是基本上平坦的。隧穿阻挡层130可以具有范围从约到约(诸如，从约到约例如约)的厚度。隧穿阻挡层包括电介质材料。隧穿阻挡层130可包括，例如氧化镁、氧化钛、氧化铝、氧化锌、前述的混合物、或其他适合的材料。
底部电极层120可定位在隧穿阻挡层130下方。例如，底部电极层120可与隧穿阻挡层130相邻。底部电极层120可以是基本上平坦的。底部电极层120可以具有范围从约到约(诸如约)的厚度。底部电极层120可包括若干层，或可包括单一层。底部电极层120的至少一层包含铁磁材料，诸如，例如钴的合金、铁的合金、铂的合金、镍的合金、钯的合金、前述的混合物、或其他适合的材料。例如，铁磁材料可以是钴、铁和铂的合金；钴、铁和硼的合金；钴、镍、铁、钯和铂的合金；或钴、铁、钽、镍和硼的合金。底部电极层120中可包含的其他层包括存储层、自旋极化增强层、参考层、和/或AFM层。底部电极层120可以是扎钉的或自由的。
基板110可定位在底部电极层120下方。例如，基板可定位在底部电极层120的直接下方。或者，基板110与底部电极层120之间可存在有中介层。例如，基板110可由导体或绝缘体制成。在其他实施例中，基板110具有由导体制成的部分，诸如中心部分；以及由绝缘体制成的部分，诸如边缘部分。基板110可以是基本上平坦的。在基板110为导体的实施例中，基板110可包含金属，诸如钽；氮化钽；氮化钛；钌、钽和钌的合金；或其他适合的材料。在基板110为导体的实施例中，基板110可用作引线。在基板110为绝缘体的实施例中，基板110可包括电介质材料，诸如，例如氧化硅、氧化铝、前述的混合物、或其他适合的材料。在基板110具有由导体制成的中心部分和由绝缘体制成的边缘部分的实施例中，中心导电部分可电连接至底部电极层120。
在形成在基板110上的层堆叠100被引入蚀刻腔室后，可使用导电硬掩模层150作为掩模在第一蚀刻工艺中蚀刻顶部电极层140与隧穿阻挡层130。第一蚀刻工艺配置为形成经蚀刻的层的竖直或近竖直的侧壁。例如，蚀刻工艺可以是未使用卤素类等离子体的蚀刻工艺。适合的蚀刻工艺包括未使用卤素类等离子体的反应性离子蚀刻(RIE)工艺。例如，RIE工艺的等离子体可使用感应耦合的等离子体(ICP)源来生成。例如，RIE工艺可使用氩气、N2、H2、CO、NH3、He、CH3OH以及C2H5OH中的一个或多个作为蚀刻物种。或者，蚀刻工艺可以是离子束蚀刻(IBE)工艺，也称为离子研磨(ion milling)或溅射蚀刻。IBE工艺可使用适用于RIE工艺的任何气体或混合物作为蚀刻物种。
在RIE工艺与ICP源一起用于在没有卤素类等离子体的情况下进行蚀刻的实施例中，可使用以下条件。基板支座的温度可以是从约20℃到约300℃，诸如从约40℃到约80℃。真空处理腔室的压力可以是从约1mTorr到约100mTorr，诸如从约20mTorr到约40mTorr。氩气、氮气和氢气可被引入真空处理腔室。氩气的流速可以是从约20sccm到约100sccm，诸如从约40sccm到约60sccm。氮气的流速可以是从约20sccm到约100sccm，诸如从约40sccm到约60sccm。氢气的流速可以是从约20sccm到约100sccm，诸如从约40sccm到约60sccm。至线圈的功率可以是从约100W到约2000W，诸如从约200W到约1000W。偏压功率可以是从约0W到约1000W，诸如从约20W到约700W。终点可通过计时的蚀刻和/或利用光学终点检测器来确定。适合的蚀刻反应器包括，例如，可购自加利福尼亚州圣克拉拉市的应用材料公司的Centris Advantege Mesa EtchTM与Centura Advantege Mesa EtchTM，或其他适合的蚀刻反应器工具。
图1B示出在基板110上所得的经蚀刻的层堆叠100的一个实施例。第一蚀刻工艺形成顶部电极层140与隧穿阻挡层130的竖直侧壁。在蚀刻工艺之后，顶部电极层140可具有侧壁141，且隧穿阻挡层130可具有侧壁131。侧壁131、141、和151具有竖直轮廓。
在顶部电极层140与隧穿阻挡层130被蚀刻后，将毯式间隔层160沉积在基板110以及基板110上的经蚀刻的层堆叠100上方。在一个实施例中，间隔层可沉积在导电硬掩模顶表面152与侧壁151、顶部电极层侧壁141、隧穿阻挡层侧壁131以及底部电极层120的至少一些(诸如底部电极层120的暴露部分)上方。在一些实施例中，可在顶部电极层140与隧穿阻挡层130的蚀刻之后在不破坏真空的情况下发生此沉积。在一些实施例中，间隔层160可保形地沉积(如图1C所示)。
间隔层160可以具有约到约(诸如从约到约 诸如约)的厚度。对于在蚀刻工艺中(诸如在主要使用物理蚀刻的反应性离子蚀刻工艺或离子束蚀刻工艺中)的离子的物理轰击(bombardment)，间隔层160具有低蚀刻速率。此物理蚀刻速率应小于用于底部电极层120与顶部电极层140中的铁磁材料的物理蚀刻速率。间隔层160可包含SiCN、MgO、SiO、SiN、氧化铝、前述的混合物、或其他适合的材料。
间隔层160可使用以下方法来沉积，例如：化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)、或其他适合的技术。可以以小于约400℃(诸如小于约250℃)的温度沉积间隔层160。低于约400℃的温度可防止对间隔层160(诸如由MgO制成的间隔层160)造成损伤。间隔层160可使用包含等离子体致密化工艺的方法来沉积。与典型的硅热氧化物层相比，等离子体致密化工艺的加入可改善间隔层160的湿式蚀刻比率(100:1的稀氢氟酸)。在代表性的实施例中，间隔层160的湿式蚀刻速率为热氧化物层的湿式蚀刻速率的0.1倍。
在图1C所示的实施例中，间隔层160被毯式沉积在层堆叠100上方。间隔层160具有：顶表面162，在导电硬掩模顶表面152上方；侧表面161，在导电硬掩模层侧壁151、顶部电极层侧壁141和隧穿阻挡层侧壁131上方。间隔层160还具有在底部电极层120的一些上方的下表面163。子堆叠170包括彼此相邻的间隔层下表面163的部分与底部电极层120的部分。
在沉积间隔层160后，层堆叠100和基板可被传送到蚀刻腔室以进行第二蚀刻工艺。第二蚀刻工艺配置为形成底部电极层120的竖直或近竖直的侧壁。在一个实施例中，可在不破坏真空的情况下将层堆叠100传送到蚀刻腔室。第二蚀刻工艺可以是定向蚀刻工艺，其中蚀刻发生在与基板110基本上垂直的方向上。第二蚀刻工艺将子堆叠170的至少一些向下蚀刻到基板110。第二蚀刻工艺留下由间隔层侧表面161覆盖的隧穿阻挡层侧壁131。第二蚀刻工艺也可留下由间隔层侧表面161覆盖的顶部电极层侧壁141与导电硬掩模层侧壁151。底部电极层120由侧壁121界定。第二蚀刻工艺可以是，例如，未使用卤素类等离子体的蚀刻工艺。例如，第二蚀刻工艺可以是RIE工艺。例如，RIE工艺可使用适用于第一蚀刻工艺中的RIE处理中的气体中的一种或多种作为蚀刻物种。例如，RIE工艺可使用氩气和N2/H2。例如，离子体可使用ICP源来产生。在另一个实施例中，蚀刻工艺可以是IBE工艺。IBE工艺可使用适用于RIE工艺的任何气体或混合物作为蚀刻物种。在又一个实施例中，蚀刻工艺可使用氟类化学品。
在没有卤素类等离子体的情况下与ICP源一起使用RIE工艺来蚀刻的实施例中，可使用以下条件。基板支座的温度可以从约20℃到约300℃，诸如从约40℃到约150℃。真空处理腔室的压力可以从约1mTorr到约100mTorr，诸如从约20mTorr到约40mTorr。氩气、氮气和氢气可被引入真空处理腔室。氩气的流速可以从约20sccm到约100sccm，诸如从约40sccm到约60sccm。氮气的流速可以从约20sccm到约100sccm，诸如从约40sccm到约60sccm。氢气的流速可以从约20sccm到约100sccm，诸如从约40sccm到约60sccm。至线圈的功率可以从约100W到约1500W，诸如从约200W到约1000W。偏压功率可以从约0W到约1000W，诸如从约20W到约700W。终点可通过计时蚀刻和/或利用光学终点检测器来确定。
在图1D示出的实施例中，第二蚀刻工艺配置为形成底部电极层120的竖直侧壁。子堆叠170被向下蚀刻到基板110。在定向蚀刻工艺中已部分地蚀刻导电硬掩模层150，以使得顶表面152在蚀刻后与先前相比更靠近基板110。在第二蚀刻工艺之后，第一蚀刻工艺的竖直轮廓保留。在图1D中示出的实施例可用作MRAM位。
先前描述的实施例具有众多优点，包括以下所述。蚀刻工艺未使用卤素类等离子体，因此不可能侵蚀MRAM位的MTJ层。公开的没有卤素类等离子体的蚀刻工艺也成功地蚀刻穿透使用常规蚀刻工艺难以蚀刻的MTJ层。间隔层160防止在后续处理中形成的副产物再沉积在隧穿阻挡层上。这种再沉积可能会造成产品故障。再者，使用蚀刻-沉积-蚀刻顺序的实施例受益于简化的处理。
使用SiCN、氧化铝、MgO作为间隔层160允许在不破坏第一蚀刻所获得的竖直或近竖直的轮廓的情况下成功地进行第二蚀刻。尽管未受限于理论，相信所维持的竖直或近竖直的轮廓是由于间隔层160的低物理蚀刻速率所达成的。再者，依照本文公开的方法制成的MRAM位展现了高性能。在一晶片内研究中，具有120nm的位宽度的实施例展现了范围从约70％到约101％的隧穿磁阻(TMR)，以及范围从约700欧姆到约1000欧姆的Rmin。在另一个晶片内研究中，具有80nm的位宽度的实施例展现了范围从约77％到约102％的隧穿磁阻(TMR)，以及范围从约1500欧姆到约2000欧姆的Rmin。在又一个晶片内研究中，具有60nm的位宽度的实施例展现了范围从约50％到约100％的隧穿磁阻(TMR)，以及范围从约2500欧姆到约4500欧姆的Rmin。在使用具有60nm位宽度的实施例的电流切换实验中，Rmin为约3500欧姆，Rmax为约6700欧姆，锋利正向切换(sharp forward switching)发生在约1150A/m处，且锋利逆向切换发生在约850A/m处。另外，得到2.9MA/cm2的切换电流密度。前述优点是说明性的而非限制。本发明的所有实施例不必具有本发明所有优点或达成本发明的所有目的。
尽管前述内容针对本发明的实施例，可在不偏离本发明的基本范围的情况下设计出本发明的其他和进一步的实施例，且本发明的范围由所附权利要求书确定。

Claims (15)

1.一种用于制造磁性随机存取存储器位的方法，所述方法包括以下步骤：
将堆叠引入处理腔室，其中所述堆叠包括：
导电硬掩模层；
顶部电极层，包含铁磁层，其中所述顶部电极层定位在所述导电硬掩模层下方；
隧穿阻挡层，其中所述隧穿阻挡层由电介质材料构成，且其中所述隧穿阻挡层与所述顶部电极层相邻；
底部电极层，包含铁磁层，且其中所述底部电极层与所述隧穿阻挡层相邻；以及
基板，其中所述基板定位在所述底部电极层下方；
蚀刻所述顶部电极层与所述隧穿阻挡层，由此暴露所述隧穿阻挡层的侧壁；
在所述隧穿阻挡层的侧壁与所述底部电极层的至少一些上方沉积间隔层，由此形成子堆叠，所述子堆叠包含彼此相邻的所述底部电极层的部分与所述间隔层的部分；以及
蚀刻所述堆叠，其中所述蚀刻工艺：
将所述子堆叠的至少一些向下蚀刻到所述基板；以及
留下由所述间隔层覆盖的所述隧穿阻挡层的侧壁。
2.如权利要求1所述的方法，其中所述顶部电极层与所述隧穿阻挡层的蚀刻步骤以及所述堆叠的蚀刻步骤都不包括使用卤素类等离子体。
3.如权利要求2所述的方法，其中所述顶部电极层与所述隧穿阻挡层的蚀刻步骤以及所述堆叠的蚀刻步骤中的至少一者包括使用反应性离子蚀刻工艺或离子轰击蚀刻工艺。
4.如权利要求3所述的方法，其中所述反应性离子蚀刻工艺与所述离子轰击蚀刻工艺包括使用氩气、N2、H2、CO、NH3、He、CH3OH和C2H5OH中的至少一者来进行蚀刻。
5.如权利要求4所述的方法，其中所述反应性离子蚀刻工艺与所述离子轰击蚀刻工艺包括使用氩气、N2和H2来进行蚀刻。
6.如权利要求2所述的方法，其中对所述间隔层的离子物理轰击的蚀刻速率低于对所述顶部电极层的铁磁层与所述底部电极层的铁磁层的离子物理轰击的蚀刻速率。
7.如权利要求1所述的方法，其中对所述间隔层的离子物理轰击的蚀刻速率低于对所述顶部电极层的铁磁层与所述底部电极层的铁磁层的离子物理轰击的蚀刻速率。
8.如权利要求7所述的方法，其中沉积所述间隔层的步骤包括等离子体致密化工艺。
9.如权利要求8所述的方法，其中所述间隔层具有约与约之间的厚度。
10.如权利要求1所述的方法，其中所述间隔层包括选自由SiCN、MgO、SiO、SiN、氧化铝以及前述的混合物所构成的组的材料。
11.如权利要求10所述的方法，其中所述隧穿阻挡层包括选自由氧化镁、氧化钛、氧化铝以及前述的混合物所构成的组的电介质材料。
12.如权利要求11所述的方法，其中：
所述顶部电极层具有约与约之间的厚度；
所述隧穿阻挡层具有约与约之间的厚度；
所述底部电极层具有约与约之间的厚度；以及
所述间隔层具有约与约之间的厚度。
13.一种用于制造磁性隧穿结位的方法，所述方法包括以下步骤：
将堆叠引入处理腔室，其中所述堆叠包括：
导电硬掩模层，其中所述导电硬掩模层包含钽；
顶部电极层，包含铁磁层，其中所述顶部电极层定位在所述导电硬掩模层下方，其中所述顶部电极层由钴、铁和铂的合金构成，且其中所述顶部电极层具有约与约之间的厚度；
隧穿阻挡层，其中所述隧穿阻挡层与所述顶部电极层相邻，其中所述隧穿阻挡层由MgO构成，且其中所述隧穿阻挡层具有约与约之间的厚度；
底部电极层，其中所述底部电极层包含钴、铁和铂的合金，其中所述底部电极层具有约与约之间的厚度，且其中所述底部电极层与所述隧穿阻挡层相邻；以及
基板；
蚀刻所述顶部电极层与所述隧穿阻挡层，由此暴露所述隧穿阻挡层的侧壁，且其中所述顶部电极层与所述隧穿阻挡层的蚀刻步骤包括不包含卤素类等离子体的离子束蚀刻工艺或反应性离子蚀刻工艺；
在所述隧穿阻挡层的侧壁与所述底部电极层的至少一些上方沉积间隔层，由此形成子堆叠，所述子堆叠包含彼此相邻的所述底部电极层的部分与所述间隔层的部分，且其中所述间隔层的厚度为约与约之间；
蚀刻所述堆叠，其中所述蚀刻工艺：
将所述子堆叠的至少一些向下蚀刻到所述基板；
留下由所述间隔层覆盖的所述隧穿阻挡层的侧壁；以及
包括不包含卤素类等离子体的离子束蚀刻工艺或反应性离子蚀刻工艺；且
其中在不破坏真空的情况下执行蚀刻所述顶部电极层与所述隧穿阻挡层的步骤、沉积所述间隔层的步骤以及蚀刻所述堆叠的步骤。
14.如权利要求13所述的方法，其中所述顶部电极层与所述隧穿阻挡层的蚀刻步骤以及所述堆叠的蚀刻步骤中的至少一者包括使用氩气、氮气和氢气的反应性离子蚀刻工艺。
15.一种堆叠，包括：
基板；
底部电极层，包含铁磁材料，其中所述底部电极层在所述基板上方，且其中所述底部电极层具有侧壁；
隧穿阻挡层，在所述底部电极上方且与所述底部电极相邻，其中所述隧穿阻挡层具有侧壁，其中所述隧穿阻挡层由电介质材料构成；
顶部电极层，由铁磁材料构成，其中所述顶部电极层定位在所述隧穿阻挡层上方，其中所述顶部电极层与所述隧穿阻挡层相邻，且其中所述顶部电极层具有侧壁；
导电硬掩模层，定位在所述顶部电极上方；以及
间隔层，覆盖所述隧穿阻挡层的侧壁，其中所述间隔层包括选自由SiCN、MgO、SiO、SiN、氧化铝以及前述的混合物所构成的组的材料。
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