KR102366756B1 - 자기 터널링 접합들을 형성하는 방법 - Google Patents

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Abstract

프로세싱 동안에 터널링 배리어 층을 보호하는 스페이서 층을 증착하는 단계를 포함하는, MRAM 비트를 제작하기 위한 방법이 개시된다. 증착된 스페이서 층은, 추후의 프로세싱에서 형성되는 부산물들이 터널링 배리어 층 상에 재증착하는 것을 방지한다. 그러한 재증착은, 제품 고장, 및 감소된 제조 수율을 초래할 수 있다. 방법은, MRAM 비트들의 층들에 대한 손상을 방지하는 비-부식성 프로세싱 조건들을 더 포함한다. 비-부식성 프로세싱 조건들은, 할로겐-계 플라즈마를 사용하지 않는 에칭을 포함할 수 있다. 본원에서 개시되는 실시예들은, 프로세싱을 단순화하는 에칭-증착-에칭 시퀀스를 사용한다.

Description

자기 터널링 접합들을 형성하는 방법{METHOD OF FORMING MAGNETIC TUNNELING JUNCTIONS}
[0001] 본 개시의 양상들은 일반적으로, 메모리 디바이스들의 제작에 관한 것이고, 더 구체적으로는, 자기 저항 랜덤 액세스 메모리 디바이스들의 컴포넌트들을 형성하는 방법들에 관한 것이다.
[0002] 랜덤 액세스 메모리(RAM)는 컴퓨팅 디바이스들에서 발견되는 가장 일반적인 타입의 메모리이다. RAM 기술에서의 진보들은 컴퓨팅 파워에서의 증가를 허용하였다. RAM 기술에서의 하나의 진보는 자기 저항 랜덤 액세스 메모리(MRAM)의 개발이다. 다른 RAM 기술들과 다르게, MRAM에서의 데이터는 전하로서 저장되지 않고, 대신에, MRAM 비트들이라고 알려져 있는 자기 저장 엘리먼트들에 의해 저장된다. MRAM 비트들은 자기 터널링 접합(MTJ) 구조들을 갖는다. MTJ 구조들은, 얇은 유전체 층에 의해 분리된 2개의 강자성 층들로 형성된다. 얇은 유전체 층은 일반적으로, 터널링 배리어 층이라고 지칭된다. 터널링 배리어 층은, 하나의 강자성 층으로부터의 전자들이, 터널링 배리어 층을 통해, 다른 강자성 층으로 "터널링(tunnel)"하게 허용할 정도로 충분히 얇도록 설계된다. "피닝된(pinned)" 강자성 층이라고 지칭되는, 강자성 층들 중 하나는 특정 극성으로 세팅된다. "프리(free)" 강자성 층이라고 지칭되는 다른 강자성 층의 극성은 전류에 의해 변화될 수 있다. 스핀 전달 토크(STT) MRAM 디바이스들에서, 프리 강자성 층의 배향은 스핀-편극된 전류를 사용하여 변경될 수 있고, 이는 기록이라고 호칭된다.
[0003] 이전에 "1" 또는 고 저항 상태였던 비트 상에 "0" 또는 저 저항 상태를 기록하기 위해, 전류가 프리 층으로부터 피닝된 층으로 통과하게 된다. 피닝된 층을 통해 흐르는 전자들은, 피닝된 층 자화를 따라 메이저리티(majority) 스핀을 획득하고, 피닝된 층을 따라 정렬되도록 자화 방향을 스위칭하기 위해, 프리 층 상에 스핀 토크를 가한다. "1" 상태로 스위칭하기 위해, 기록 전류가 피닝된 층으로부터 프리 층으로 흐르게 된다. (피닝된 층과 정렬된) 메이저리티 스핀으로 프리 층으로부터 흐르는 전자들은 피닝된 층을 통과하지만, 마이너리티(minority) 스핀을 갖는 전자들은 프리 층으로 다시 반사된다. 그 후에, 마이너리티 스핀 전자들은, 프리 층의 모멘트 상에 스핀 토크를 가하고, 마이너리티 스핀을 따라, 또는 피닝된 층에 대해 역-평행하도록 정렬하기 위해 프리 층을 스위칭한다. 비트 상태는, 비트의 저항을 감지하고, 일반적으로 고 및 저 저항 값들의 평균인 레퍼런스 저항과 그러한 저항을 비교함으로써, 판독된다.
[0004] MRAM은, 다른 타입들의 비-휘발성 RAM(NVRAM)에 비해, 더 적은 전력을 소모하고, 시간에 걸쳐 더 적은 열화를 겪으면서, 훨씬 더 빠른 이점들을 제공한다. 그러나, MRAM 디바이스들의 현재의 제조 수율들은 낮은 한편, 업계는 MRAM 디바이스들의 사이즈가 감소되는 것을 요구한다. 예컨대, 고 제조 수율들에 대한 하나의 장애물은, MRAM 비트들의 제작에서의 몇몇 에칭 프로세스들이 MTJ 층들을 부식시키는 것이다.
[0005] 따라서, MRAM 디바이스들을 신뢰가능하게 제작하기 위한 새로운 프로세스 흐름이 당업계에서 요구된다.
[0006] 본원에서 개시되는 실시예들은 MRAM 비트를 제작하기 위한 방법을 포함한다. 방법은, 프로세싱 챔버 내로 층들의 스택을 도입하는 단계를 포함한다. 스택은, 전도성 하드마스크 층; 전도성 하드마스크 층 아래에 위치된 상단 전극 층; 상단 전극 층에 인접한 터널링 배리어 층; 터널링 배리어 층에 인접한 바닥 전극 층; 및 기판을 포함한다. 상단 및 바닥 전극 층들 양자 모두는 강자성 층을 포함한다. 터널링 배리어 층은 유전체 재료를 포함한다. 스택이 프로세싱 챔버 내로 도입되면, 상단 전극 층 및 터널링 배리어 층이 에칭되고, 그에 의해, 상단 전극 층 및 터널링 배리어 층의 측벽들이 노출된다. 방법은, 전도성 하드마스크 층, 상단 전극 층의 측벽들, 터널링 배리어 층의 측벽들, 및 바닥 전극 층의 적어도 일부 위에 스페이서 층을 증착하는 단계를 더 포함한다. 증착은, 서로에 대해 인접한, 스페이서 층의 부분들과 바닥 전극 층의 부분들을 포함하는 서브-스택을 발생시킨다. 그 후에, 서브-스택의 적어도 일부는 기판까지 아래로 에칭된다.
[0007] 본원에서 개시되는 다른 실시예들은 층들의 스택을 포함한다. 스택은, 기판; 기판 위에 위치되고, 강자성 재료를 포함하는 바닥 전극 층; 바닥 전극 층에 인접하고, 유전체 재료를 포함하는 터널링 배리어 층; 터널링 배리어 층에 인접하고, 강자성 재료를 포함하는 상단 전극 층; 상단 전극 위에 있는 전도성 하드마스크 층; 및 스페이서 층을 포함한다. 바닥 전극 층, 터널링 배리어 층, 상단 전극 층, 및 하드마스크 층은 측벽들을 갖고, 스페이서 층은 터널링 배리어 층의 측벽들을 덮는다.
[0008] 본 발명의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된, 본 발명의 실시예들의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 단지 본 발명의 전형적인 실시예들을 도시하는 것이므로 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 발명이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0009] 도 1 내지 도 1d는, 본원에서 개시되는 프로세스의 실시예의 상이한 스테이지들에서의 자기 랜덤 액세스 메모리 비트를 예시한다.
[0010] 이해를 용이하게 하기 위하여, 도면들에 대해 공통인 동일한 엘리먼트들을 지시하기 위해 가능한 경우에 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 특징들이, 추가적인 설명 없이 다른 실시예들에 유익하게 포함될 수 있다는 것이 고려된다.
[0011] 개시된 실시예들은 MRAM 비트를 제작하기 위한 방법들을 포함한다. 방법들은, 프로세싱 챔버 내로, 층들의 스택이 위에 형성된 기판을 도입하는 단계를 포함한다. 스택에 포함된 층들은, 전도성 하드마스크 층, 상단 전극 층, 터널링 배리어 층, 바닥 전극 층, 및 기판을 포함한다. 방법들은, 할로겐-계 플라즈마가 없는 에칭 프로세스를 사용하여, 상단 전극 층 및 터널링 배리어 층을 에칭하는 단계를 포함한다. 대표적인 적합한 에칭 프로세스들은, 이온 빔 에칭 프로세스, 및 할로겐-계 플라즈마를 사용하지 않는 반응성 이온 에칭 프로세스를 포함한다. 할로겐-계 플라즈마가 없는 개시된 에칭 프로세스는 또한, 부식을 야기하지 않으며서 통상적인 에칭 프로세스들을 사용하여 에칭하는 것이 어려운 MTJ 층들을 통해 성공적으로 에칭한다. 본원에서 개시되는 방법들은 또한, 제 1 에칭 후에, 전도성 하드마스크 층, 상단 전극 층의 측벽들, 터널링 배리어 층의 측벽들, 및 바닥 전극 층의 적어도 일부 위에 스페이서 층을 증착하는 단계를 포함한다. 증착된 스페이서 층은 터널링 배리어 층을 덮고, 그에 의해, 추후의 프로세싱에서 형성되는 부산물들이 터널링 배리어 층 상에 재증착하는 것을 방지한다. 그러한 재증착은, 제품 고장, 및 감소된 제조 수율을 초래할 수 있다. 방법들은, 또한 할로겐-계 플라즈마가 없는 에칭 프로세스를 사용하여, 스페이서 층 및 바닥 전극 층으로 구성된 서브-스택을 에칭하는 단계를 더 포함한다. 에칭-증착-에칭 시퀀스를 사용하는 실시예들은, 단순화된 프로세싱으로부터 이익을 얻는다. 예컨대, 시퀀스는, 프로세스 수율들을 증가시킬 수 있는, 단일 자기-정렬된 마스크만의 사용을 허용한다.
[0012] 도 1a 내지 도 1d는, 본원에서 개시되는 프로세스의 상이한 스테이지들에서의 MRAM 비트의 단면도들이다. 프로세스는, 진공 프로세싱 시스템의 에칭 챔버와 같은 에칭 챔버 내로, 기판(110) 상에 형성된 층들(100)의 스택을 도입함으로써, 시작된다. 진공 프로세싱 시스템은 툴을 포함하고, 그러한 툴 내에서, 진공을 파괴시키지 않으면서, 즉, 주변 환경에 기판을 노출시키지 않으면서, 2개 또는 그 초과의 진공 프로세싱 챔버들에서 기판이 프로세싱될 수 있다. 대표적인 진공 프로세싱 시스템은, 캘리포니아, 산타클라라의 어플라이드 머티어리얼스, 인코포레이티드로부터 입수가능한 CENTURATM 또는 ENDURATM 클러스터 툴과 같은 클러스터 툴, 또는 다른 적합한 클러스터 툴이다. 기판(110) 상에 형성된 층들(100)의 스택은 진공 프로세싱 챔버 내에서 기판 지지부 상에 위치될 수 있다. 기판 지지부는, 층들(100)의 스택 및 기판(110)을 가열하도록 구성될 수 있다.
[0013] 도 1a에서, 스택(100)은, 전도성 하드마스크 층(150)(여기에서, 하드마스크 층(150)을 에칭한 후가 도시됨), 상단 전극 층(140), 터널링 배리어 층(130), 바닥 전극 층(120), 및 기판(110)을 포함한다. 몇몇 실시예들에서, 층들이 전도성 하드마스크 층(150) 위에 위치될 수 있다. 전도성 하드마스크 층(150)은 측벽들(151) 및 상단 표면(152)을 갖는다. 상단 표면(152)은 실질적으로 평탄할 수 있다. 도시된 바와 같이, 전도성 하드마스크 층(150)은 단일 피처만을 포함하지만, 스택(100)이 복수의 전도성 하드마스크 피처들을 포함할 수 있다는 것이 이해되어야 한다. 전도성 하드마스크 층(150)의 측벽들(151)은 (도시된 바와 같이) 수직일 수 있거나 또는 경사질 수 있다. 측벽들(151)이 경사진 실시예들에서, 상단 표면과 측벽들(151)에 의해 형성되는 각도는, 대략 90°보다 약간 더 큰 각도 내지 약 120°, 예컨대 대략 90°보다 약간 더 큰 각도 내지 약 100°, 예컨대 약 95°일 수 있다. 전도성 하드마스크 층(150)은, 약 250 Å 내지 약 2500 Å, 예컨대 약 500 Å 내지 약 1500 Å, 예컨대 약 1000 Å의 두께를 가질 수 있다. 전도성 하드마스크 층(150)은, 예컨대, 탄탈럼, 텅스텐, 텅스텐과 탄탈럼의 합금, TiN, 또는 다른 적합한 재료와 같은 전도성 재료로 구성될 수 있다. 전도성 하드마스크 층(150)은 MRAM 비트에서 리드(lead)의 역할을 할 수 있다.
[0014] 전도성 하드마스크 층(150)의 피처들은, 포토마스크로부터의 패턴 전사에 의해 형성될 수 있다. 포토레지스트가 블랭킷 하드마스크 층(150)의 상단 상에 적용될 수 있다. 그 후에, 포토레지스트 층이 노출될 수 있고, 현상될 수 있다. 현상 페이즈는, 예컨대, 반응성 이온 에칭을 사용할 수 있다.
[0015] 상단 전극 층(140)은 전도성 하드마스크 층(150) 아래에 위치될 수 있다. 상단 전극 층(140)은 실질적으로 평탄할 수 있다. 상단 전극 층(140)은, 약 50 Å 내지 약 200 Å, 예컨대 약 50 Å 내지 약 75 Å, 예컨대 약 55 Å의 범위를 갖는 두께를 가질 수 있다. 상단 전극 층(140)은 다수의 층들을 포함할 수 있거나, 또는 상단 전극 층은 단일 층을 포함할 수 있다. 상단 전극 층(140)의 적어도 하나의 층은, 예컨대, 코발트의 합금, 니켈의 합금, 철의 합금, 팔라듐의 합금, 백금의 합금, 탄탈럼의 합금, 이들의 혼합물들, 또는 다른 적합한 재료와 같은 강자성 재료를 포함한다. 예컨대, 강자성 재료는, 코발트, 철 및 백금의 합금; 코발트, 철 및 붕소의 합금; 코발트, 니켈, 철, 팔라듐 및 백금의 합금; 또는 코발트, 철, 탄탈럼, 니켈 및 붕소의 합금일 수 있다. 상단 전극 층(140)에 포함될 수 있는 다른 층들은, 예컨대, 저장 층, 스핀 편극 강화 층, 레퍼런스 층, 및/또는 반-강자성 (AFM) 층을 포함한다. 산단 전극 층(140)은 피닝될 수 있거나 또는 프리일 수 있다.
[0016] 터널링 배리어 층(130)은 상단 전극 층(140) 아래에 위치될 수 있다. 예컨대, 터널링 배리어 층(130)은 상단 전극 층(140)에 인접할 수 있다. 터널링 배리어 층(130)은 실질적으로 평탄할 수 있다. 터널링 배리어 층(130)은, 약 7 Å 내지 약 30 Å, 예컨대 약 10 Å 내지 약 20 Å, 예컨대 약 10 Å의 범위를 갖는 두께를 가질 수 있다. 터널링 배리어 층은 유전체 재료를 포함한다. 터널링 배리어 층(130)은, 예컨대, 마그네슘 산화물, 티타늄 산화물, 알루미늄 산화물, 아연 산화물, 이들의 혼합물들, 또는 다른 적합한 재료들을 포함할 수 있다.
[0017] 바닥 전극 층(120)은 터널링 배리어 층(130) 아래에 위치될 수 있다. 예컨대, 바닥 전극 층(120)은 터널링 배리어 층(130)에 인접할 수 있다. 바닥 전극 층(120)은 실질적으로 평탄할 수 있다. 바닥 전극 층(120)은, 약 50 Å 내지 약 300 Å, 예컨대 약 75 Å의 범위를 갖는 두께를 가질 수 있다. 바닥 전극 층(120)은 다수의 층들을 포함할 수 있거나, 또는 바닥 전극 층(120)은 단일 층을 포함할 수 있다. 바닥 전극 층(120)의 적어도 하나의 층은, 예컨대, 코발트의 합금, 철의 합금, 백금의 합금, 니켈의 합금, 팔라듐의 합금, 이들의 혼합물들, 또는 다른 적합한 재료와 같은 강자성 재료를 포함한다. 예컨대, 강자성 재료는, 코발트, 철 및 백금의 합금; 코발트, 철 및 붕소의 합금; 코발트, 니켈, 철, 팔라듐 및 백금의 합금; 또는 코발트, 철, 탄탈럼, 니켈 및 붕소의 합금일 수 있다. 바닥 전극 층(120)에 포함될 수 있는 다른 층들은, 저장 층, 스핀 편극 강화 층, 레퍼런스 층, 및/또는 AFM 층을 포함한다. 바닥 전극 층(120)은 피닝될 수 있거나 또는 프리일 수 있다.
[0018] 기판(110)은 바닥 전극 층(120) 아래에 위치될 수 있다. 예컨대, 기판은 바닥 전극 층(120) 바로 아래에 위치될 수 있다. 대안적으로, 개재 층들이 기판(110)과 바닥 전극 층(120) 사이에 존재할 수 있다. 기판(110)은, 예컨대, 전도체 또는 절연체로 제조될 수 있다. 다른 실시예들에서, 기판(110)은, 중앙 부분과 같은 전도체로 제조된 부분들, 및 에지 부분들과 같은 절연체로 제조된 부분들을 갖는다. 기판(110)은 실질적으로 평탄할 수 있다. 기판(110)이 전도체인 실시예들에서, 기판(110)은, 금속, 예컨대, 탄탈럼, 탄탈럼 질화물, 티타늄 질화물, 루테늄, 탄탈럼과 루테늄의 합금, 또는 다른 적합한 재료를 포함할 수 있다. 기판(110)이 전도체인 실시예들에서, 기판(110)은 리드로서 기능할 수 있다. 기판(110)이 절연체인 실시예들에서, 기판(110)은, 예컨대, 실리콘 이산화물, 알루미늄 산화물, 이들의 혼합물들, 또는 다른 적합한 재료들과 같은 유전체 재료를 포함할 수 있다. 기판(110)이 전도체로 제조된 중앙 부분 및 절연체로 제조된 에지 부분들을 갖는 실시예들에서, 중앙의 전도성 부분은 바닥 전극 층(120)에 전기적으로 연결될 수 있다.
[0019] 기판(110) 상에 형성된 층들(100)의 스택이 에칭 챔버 내로 도입된 후에, 상단 전극 층(140) 및 터널링 배리어 층(130)은, 마스크로서 전도성 하드마스크 층(150)을 사용하여, 제 1 에칭 프로세스에서, 에칭될 수 있다. 제 1 에칭 프로세스는 에칭된 층들의 수직인 또는 거의 수직인 측벽들을 형성하도록 구성된다. 에칭 프로세스는, 예컨대, 할로겐-계 플라즈마를 사용하지 않는 에칭 프로세스일 수 있다. 적합한 에칭 프로세스들은 할로겐-계 플라즈마를 사용하지 않는 반응성 이온 에칭(RIE) 프로세스를 포함한다. RIE 프로세스의 플라즈마는, 예컨대, 유도성 커플링된 플라즈마(ICP) 소스를 사용하여, 생성될 수 있다. RIE 프로세스는, 예컨대, 에칭 종으로서, 아르곤, N2, H2, CO, NH3, He, CH3OH, 및 C2H5OH 중 하나 또는 그 초과를 사용할 수 있다. 대안적으로, 에칭 프로세스는 이온 빔 에칭(IBE) 프로세스(또한, 이온 밀링 또는 스퍼터 에칭이라고 알려져 있음)일 수 있다. IBE 프로세스는, 에칭 종으로서 RIE 프로세스에 대해 적합한 가스들 또는 혼합물들 중 임의의 것을 사용할 수 있다.
[0020] 할로겐-계 플라즈마 없이 에칭하기 위해 ICP 소스와 함께 RIE 프로세스가 사용되는 실시예들에서, 다음의 조건들이 사용될 수 있다. 기판 지지부의 온도는, 약 20 ℃ 내지 약 300 ℃, 예컨대 약 40 ℃ 내지 약 80 ℃일 수 있다. 진공 프로세싱 챔버의 압력은, 약 1 mTorr 내지 약 100 mTorr, 예컨대 약 20 mTorr 내지 약 40 mTorr일 수 있다. 아르곤, 질소, 및 수소가 진공 프로세싱 챔버 내로 도입될 수 있다. 아르곤의 유량은, 약 20 sccm 내지 약 100 sccm, 예컨대 약 40 sccm 내지 약 60 sccm일 수 있다. 질소의 유량은, 약 20 sccm 내지 약 100 sccm, 예컨대 약 40 sccm 내지 약 60 sccm일 수 있다. 수소의 유량은, 약 20 sccm 내지 약 100 sccm, 예컨대 약 40 sccm 내지 약 60 sccm일 수 있다. 코일에 대한 전력은, 약 100 W 내지 약 2000 W, 예컨대 약 200 W 내지 약 1000 W일 수 있다. 바이어스 전력은, 약 0 W 내지 약 1000 W, 예컨대 약 20 W 내지 약 700 W일 수 있다. 엔드포인트는, 타이밍된 에칭에 의해, 그리고/또는 광학 엔드포인트 검출기로 결정될 수 있다. 적합한 에칭 반응기들은, 예컨대, 캘리포니아, 산타클라라의 어플라이드 머티어리얼스, 인코포레이티드로부터 입수가능한 Centris Advantege Mesa EtchTM 및 Centura Advantege Mesa EtchTM, 또는 다른 적합한 에칭 반응기 툴을 포함한다.
[0021] 기판(110) 상의 층들(100)의 결과적인 에칭된 스택의 일 실시예가 도 1b에서 도시된다. 제 1 에칭 프로세스는 상단 전극 층(140) 및 터널링 배리어 층(130)의 수직 측벽들을 형성한다. 에칭 프로세스 후에, 상단 전극 층(140)은 측벽들(141)을 가질 수 있고, 터널링 배리어 층(130)은 측벽들(131)을 가질 수 있다. 측벽들(131, 141, 및 151)은 수직 프로파일을 갖는다.
[0022] 상단 전극 층(140) 및 터널링 배리어 층(130)이 에칭된 후에, 기판(110), 및 기판(110) 상의 층들(100)의 에칭된 스택 위에, 블랭킷 스페이서 층(160)이 증착된다. 일 실시예에서, 스페이서 층은, 전도성 하드마스크 상단 표면(152) 및 측벽들(151), 상단 전극 층 측벽들(141), 터널링 배리어 층 측벽들(131), 및 바닥 전극 층(120)의 노출된 부분과 같은, 바닥 전극 층(120)의 적어도 일부 위에 증착될 수 있다. 몇몇 실시예들에서, 증착은, 상단 전극 층(140) 및 터널링 배리어 층(130)의 에칭 후에, 진공을 파괴시키지 않으면서, 발생될 수 있다. 몇몇 실시예들에서, 스페이서 층(160)은 (도 1c에서 도시된 바와 같이) 등각적으로 증착될 수 있다.
[0023] 스페이서 층(160)은, 약 25 Å 내지 약 200 Å, 예컨대 약 40 Å 내지 약 150 Å, 예컨대 약 80 Å의 두께를 가질 수 있다. 스페이서 층(160)은, 주로 물리적인 에칭을 사용하는 이온 빔 에칭 프로세스 또는 반응성 이온 에칭 프로세스와 같은 에칭 프로세스에서의 이온들의 물리적인 충격에 대해 낮은 에칭 레이트를 갖는다. 물리적인 에칭 레이트는, 상단 전극 층(140) 및 바닥 전극 층(120)에서 사용되는 강자성 재료들의 물리적인 에칭 레이트보다 더 작아야 한다. 스페이서 층(160)은, SiCN, MgO, SiO, SiN, 알루미늄 산화물, 이들의 혼합물들, 또는 다른 적합한 재료들을 포함할 수 있다.
[0024] 스페이서 층(160)은, 예컨대, 화학 기상 증착(CVD), 플라즈마 강화 화학 기상 증착(PECVD), 물리 기상 증착(PVD), 또는 다른 적합한 기법들을 사용하여 증착될 수 있다. 스페이서 층(160)은, 약 400 ℃ 미만, 예컨대 약 250 ℃ 미만의 온도에서 증착될 수 있다. 약 400 ℃보다 더 낮은 온도들은, MgO로 제조된 스페이서 층(160)과 같은 스페이서 층(160)에 대한 손상을 방지할 수 있다. 스페이서 층(160)은 플라즈마 치밀화 프로세스를 포함하는 방법을 사용하여 증착될 수 있다. 플라즈마 치밀화 프로세스의 포함은, 전형적인 실리콘 열 산화물 층과 비교하여, 스페이서 층(160)의 습식 에칭 비율(100:1 희석된 플루오르화 수소산)을 개선할 수 있다. 대표적인 예에서, 스페이서 층(160)의 습식 에칭 레이트는, 열 산화물의 습식 에칭 레이트의 0.1 배이다.
[0025] 도 1c에서 도시된 실시예에서, 스페이서 층(160)은 층들(100)의 스택 위에 블랭킷 증착된다. 스페이서 층(160)은, 전도성 하드마스크 상단 표면(152) 위의 상단 표면(162), 전도성 하드마스크 층 측벽들(151), 상단 전극 층 측벽들(141) 및 터널 배리어 층 측벽들(131) 위의 측면 표면(161)을 갖는다. 스페이서 층(160)은 또한, 바닥 전극 층(120)의 일부 위에 하부 표면(163)을 갖는다. 서브-스택(170)은, 서로에 대해 인접한, 바닥 전극 층(120)의 부분들과 스페이서 층 하부 표면(163)의 부분들을 포함한다.
[0026] 스페이서 층(160)이 증착된 후에, 층들(100)의 스택 및 기판은, 제 2 에칭 프로세스를 위한 에칭 챔버로 이송될 수 있다. 제 2 에칭 프로세스는 바닥 전극 층(120)의 수직인 또는 거의 수직인 측벽들을 형성하도록 구성된다. 일 실시예에서, 층들(100)의 스택은, 진공을 파괴시키지 않으면서, 에칭 챔버로 이송될 수 있다. 제 2 에칭 프로세스는, 기판(110)에 대해 실질적으로 수직인 방향으로 에칭이 발생되는 방향성 에칭 프로세스일 수 있다. 제 2 에칭 프로세스는 기판(110)까지 아래로 서브-스택(170)의 적어도 일부를 에칭한다. 제 2 에칭 프로세스는, 터널링 배리어 층 측벽들(131)이 스페이서 층 측면 표면(161)에 의해 덮인 상태가 되게 한다. 제 2 에칭 프로세스는 또한, 상단 전극 층 측벽들(141) 및 전도성 하드마스크 층 측벽들(151)이 스페이서 층 측면 표면(161)에 의해 덮인 상태가 되게 할 수 있다. 바닥 전극 층(120)은 측벽들(121)에 의해 정의된다. 제 2 에칭 프로세스는, 예컨대, 할로겐-계 플라즈마를 사용하지 않는 에칭 프로세스일 수 있다. 예컨대, 제 2 에칭 프로세스는 RIE 프로세스일 수 있다. RIE 프로세스는, 예컨대, 에칭 종으로서 제 1 에칭 프로세스에서의 RIE 프로세싱에 대해 적합한 가스들 중 하나 또는 그 초과를 사용할 수 있다. 예컨대, RIE 프로세스는 아르곤 및 N2/H2를 사용할 수 있다. 플라즈마는, 예컨대, ICP 소스를 사용하여 생성될 수 있다. 다른 실시예에서, 에칭 프로세스는 IBE 프로세스일 수 있다. IBE 프로세스는, 에칭 종으로서 RIE 프로세스에 대해 적합한 가스들 또는 혼합물들 중 임의의 것을 사용할 수 있다. 또 다른 실시예에서, 에칭 프로세스는 불소-계 케미스트리를 사용할 수 있다.
[0027] 할로겐-계 플라즈마 없이 에칭하기 위해 ICP 소스와 함께 RIE 프로세스가 사용되는 실시예들에서, 다음의 조건들이 사용될 수 있다. 기판 지지부의 온도는, 약 20 ℃ 내지 약 300 ℃, 예컨대 약 40 ℃ 내지 약 150 ℃일 수 있다. 진공 프로세싱 챔버의 압력은, 약 1 mTorr 내지 약 100 mTorr, 예컨대 약 20 mTorr 내지 약 40 mTorr일 수 있다. 아르곤, 질소, 및 수소가 진공 프로세싱 챔버 내로 도입될 수 있다. 아르곤의 유량은, 약 20 sccm 내지 약 100 sccm, 예컨대 약 40 sccm 내지 약 60 sccm일 수 있다. 질소의 유량은, 약 20 sccm 내지 약 100 sccm, 예컨대 약 40 sccm 내지 약 60 sccm일 수 있다. 수소의 유량은, 약 20 sccm 내지 약 100 sccm, 예컨대 약 40 sccm 내지 약 60 sccm일 수 있다. 코일에 대한 전력은, 약 100 W 내지 약 1500 W, 예컨대 약 200 W 내지 약 1000 W일 수 있다. 바이어스 전력은, 약 0 W 내지 약 1000 W, 예컨대 약 20 W 내지 약 700 W일 수 있다. 엔드포인트는, 타이밍된 에칭에 의해, 그리고/또는 광학 엔드포인트 검출기로 결정될 수 있다.
[0028] 도 1d에서 도시된 실시예에서, 제 2 에칭 프로세스는 바닥 전극 층(120)의 수직 측벽들을 형성하도록 구성된다. 서브-스택(170)은 기판(110)까지 아래로 에칭된다. 전도성 하드마스크 층(150)은, 이전보다 에칭한 후에, 상단 표면(152)이 기판(110)에 더 근접하도록, 방향성 에칭 프로세스에서 부분적으로 에칭되었다. 제 1 에칭 프로세스의 수직 프로파일은, 제 2 에칭 프로세스 후에, 남아있다. 도 1d에서 도시된 실시예는 MRAM 비트로서 사용될 수 있다.
[0029] 이전에 설명된 실시예들은 다음을 포함하는 다수의 이점들을 갖는다. 에칭 프로세스는 할로겐-계 플라즈마를 사용하지 않고, 따라서, MRAM 비트의 MTJ 층들을 부식시킬 가능성이 낮다. 할로겐-계 플라즈마가 없는 개시된 에칭 프로세스는 또한, 통상적인 에칭 프로세스들을 사용하여 에칭하는 것이 어려운 MTJ 층들을 통해 성공적으로 에칭한다. 스페이서 층(160)은, 추후의 프로세싱에서 형성되는 부산물들이 터널링 배리어 층 상에 재증착하는 것을 방지한다. 그러한 재증착은 제품 고장을 초래할 수 있다. 더욱이, 에칭-증착-에칭 시퀀스를 사용하는 실시예들은 단순화된 프로세싱으로부터 이익을 얻는다.
[0030] 스페이서 층(160)으로서 SiCN, 알루미늄 산화물, MgO을 사용하는 것은, 제 1 에칭에 의해 획득된 수직인 또는 거의 수직인 프로파일을 파괴시키지 않으면서, 성공적인 제 2 에칭을 허용하였다. 이론에 의해 제한되지 않지만, 유지된 수직인 또는 거의 수직인 프로파일은, 스페이서 층(160)의 낮은 물리적인 에칭 레이트에 의해 가능하게 되는 것으로 생각된다. 게다가, 본원에서 개시되는 방법들에 따라 제작된 MRAM 비트들은 고 성능을 나타낸다. 웨이퍼 내 연구 상에서, 120 nm의 비트 폭을 갖는 실시예들이, 약 70 % 내지 약 101 %의 범위를 갖는 터널링 자기 저항(TMR), 및 약 700 옴 내지 약 1000 옴의 범위를 갖는 Rmin을 나타낸다. 다른 웨이퍼 내 연구 상에서, 80 nm의 비트 폭을 갖는 실시예들이, 약 77 % 내지 약 102 %의 범위를 갖는 터널링 자기 저항(TMR), 및 약 1500 옴 내지 약 2000 옴의 범위를 갖는 Rmin을 나타낸다. 다른 웨이퍼 내 연구 상에서, 60 nm의 비트 폭을 갖는 실시예들이, 약 50 % 내지 약 100 %의 범위를 갖는 TMR, 및 약 2500 옴 내지 약 4500 옴의 범위를 갖는 Rmin을 나타낸다. 60 nm 비트 폭을 갖는 실시예들을 사용하는 현재의 스위칭 실험에서, Rmin은 대략 3500 옴이었고, Rmax는 대략 6700 옴이었고, 대략 1150 A/m에서 첨예한 포워드 스위칭이 발생하였고, 대략 850 A/m에서 첨예한 리버스 스위칭이 발생하였다. 부가적으로, 2.9 MA/cm2의 스위칭 전류 밀도가 획득되었다. 전술된 이점들은 예시적이고, 제한적이지 않다. 본 발명의 모든 실시예들이 반드시, 본 발명의 모든 목적들을 충족시키거나 또는 본 발명의 모든 이점들을 가질 필요는 없다.
[0031] 전술한 바가 본 발명의 실시예들에 관한 것이지만, 본 발명의 다른 그리고 추가적인 실시예들이 본 발명의 기본적인 범위로부터 벗어나지 않으면서 고안될 수 있고, 본 발명의 범위는 다음의 청구항들에 의해 결정된다.

Claims (20)

  1. 자기 랜덤 액세스 메모리 비트를 제작하기 위한 방법으로서,
    프로세싱 챔버 내로 스택(stack)을 도입하는 단계 ― 상기 스택은,
    전도성 하드마스크 층,
    상기 전도성 하드마스크 층 아래에 위치되고, 강자성 층을 포함하는 상단 전극 층,
    상기 상단 전극 층에 인접하고, 유전체 재료로 구성된 터널링 배리어 층,
    상기 터널링 배리어 층에 인접하고, 강자성 층을 포함하는 바닥 전극 층, 및
    상기 바닥 전극 층 아래에 위치된 기판
    을 포함함 ―;
    상기 상단 전극 층 및 상기 터널링 배리어 층을 에칭함으로써, 상기 터널링 배리어 층의 측벽들을 노출시키는 단계;
    상기 바닥 전극 층의 적어도 일부 및 상기 터널링 배리어 층의 측벽들 위에 스페이서 층을 증착함으로써, 서로에 대해 인접한, 상기 스페이서 층의 부분들과 상기 바닥 전극 층의 부분들을 포함하는 서브-스택(sub-stack)을 형성하는 단계;
    상기 기판 상에 형성된 상기 스페이서 층을 플라즈마 치밀화(densify)하는 단계; 및
    N2 및 H2를 포함하는 가스 혼합물을 이용하여 상기 스택을 에칭하는 단계
    를 포함하며,
    에칭 프로세스는,
    상기 기판까지 아래로 상기 서브-스택의 적어도 일부를 에칭하고, 그리고
    상기 터널링 배리어 층의 측벽들이 상기 스페이서 층에 의해 덮인 상태가 되게 하는,
    자기 랜덤 액세스 메모리 비트를 제작하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 상단 전극 층 및 상기 터널링 배리어 층의 에칭은 N2 및 H2를 포함하는 상기 가스 혼합물로부터 형성된 할로겐-계 플라즈마를 사용하지 않는,
    자기 랜덤 액세스 메모리 비트를 제작하기 위한 방법.
  3. 제 2 항에 있어서,
    상기 상단 전극 층 및 상기 터널링 배리어 층의 에칭과 상기 스택의 에칭 중 적어도 하나는, 반응성 이온 에칭 프로세스 또는 이온 충격 에칭 프로세스를 사용하는 것을 포함하는,
    자기 랜덤 액세스 메모리 비트를 제작하기 위한 방법.
  4. 제 3 항에 있어서,
    상기 반응성 이온 에칭 프로세스 및 상기 이온 충격 에칭 프로세스는, 아르곤, N2, H2, CO, NH3, He, CH3OH, 및 C2H5OH 중 적어도 하나를 사용하여 에칭하는 것을 포함하는,
    자기 랜덤 액세스 메모리 비트를 제작하기 위한 방법.
  5. 제 4 항에 있어서,
    상기 반응성 이온 에칭 프로세스 및 상기 이온 충격 에칭 프로세스는, 아르곤, N2, 및 H2를 사용하여 에칭하는 것을 포함하는,
    자기 랜덤 액세스 메모리 비트를 제작하기 위한 방법.
  6. 제 2 항에 있어서,
    상기 스페이서 층의 이온들의 물리적인 충격에 대한 에칭 레이트는, 상기 상단 전극 층의 강자성 층 및 상기 바닥 전극 층의 강자성 층의 이온들의 물리적인 충격에 대한 에칭 레이트보다 더 낮은,
    자기 랜덤 액세스 메모리 비트를 제작하기 위한 방법.
  7. 제 1 항에 있어서,
    상기 스페이서 층의 이온들의 물리적인 충격에 대한 에칭 레이트는, 상기 상단 전극 층의 강자성 층 및 상기 바닥 전극 층의 강자성 층의 이온들의 물리적인 충격에 대한 에칭 레이트보다 더 낮은,
    자기 랜덤 액세스 메모리 비트를 제작하기 위한 방법.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 스페이서 층은 25 Å 내지 200 Å의 두께를 갖는,
    자기 랜덤 액세스 메모리 비트를 제작하기 위한 방법.
  10. 제 1 항에 있어서,
    상기 스페이서 층은, SiCN, MgO, SiO, SiN, 알루미늄 산화물, 및 이들의 혼합물들로 구성된 그룹으로부터 선택되는 재료를 포함하는,
    자기 랜덤 액세스 메모리 비트를 제작하기 위한 방법.
  11. 제 10 항에 있어서,
    상기 터널링 배리어 층은, 마그네슘 산화물, 티타늄 산화물, 알루미늄 산화물, 및 이들의 혼합물들로 구성된 그룹으로부터 선택되는 유전체 재료를 포함하는,
    자기 랜덤 액세스 메모리 비트를 제작하기 위한 방법.
  12. 제 11 항에 있어서,
    상기 상단 전극 층은 50 Å 내지 200 Å의 두께를 갖고,
    상기 터널링 배리어 층은 7 Å 내지 30 Å의 두께를 갖고,
    상기 바닥 전극 층은 50 Å 내지 300 Å의 두께를 갖고, 그리고
    상기 스페이서 층은 25 Å 내지 200 Å의 두께를 갖는,
    자기 랜덤 액세스 메모리 비트를 제작하기 위한 방법.
  13. 자기 터널링 접합 비트를 제작하기 위한 방법으로서,
    프로세싱 챔버 내로 스택을 도입하는 단계 ― 상기 스택은,
    탄탈럼을 포함하는 전도성 하드마스크 층,
    상기 전도성 하드마스크 층 아래에 위치되고, 코발트, 철 및 백금의 합금으로 구성되고, 50 Å 내지 200 Å의 두께를 갖고, 강자성 층을 포함하는 상단 전극 층;
    상기 상단 전극 층에 인접하고, MgO로 구성되고, 7 Å 내지 20 Å의 두께를 갖는 터널링 배리어 층;
    코발트, 철 및 백금의 합금을 포함하고, 50 Å 내지 300 Å의 두께를 갖고, 상기 터널링 배리어 층에 인접한 바닥 전극 층; 및
    기판
    을 포함함 ―;
    상기 상단 전극 층 및 상기 터널링 배리어 층을 에칭함으로써, 상기 터널링 배리어 층의 측벽들을 노출시키는 단계 ― 상기 상단 전극 층 및 터널링 층의 에칭은, 할로겐-계 플라즈마를 포함하지 않는, 이온 빔 에칭 프로세스 또는 반응성 이온 에칭 프로세스를 포함함 ―;
    상기 바닥 전극 층의 적어도 일부 및 상기 터널링 배리어 층의 측벽들 위에 스페이서 층을 증착함으로써, 서로에 대해 인접한, 상기 스페이서 층의 부분들과 상기 바닥 전극 층의 부분들을 포함하는 서브-스택을 형성하는 단계 ― 상기 스페이서 층의 두께는 25 Å 내지 200 Å임 ―;
    상기 기판 상에 형성된 상기 스페이서 층을 플라즈마 치밀화하는 단계;
    상기 스택을 에칭하는 단계
    를 포함하며,
    에칭 프로세스는,
    N2 및 H2를 포함하는 가스 혼합물에 의해 상기 기판까지 아래로 상기 서브-스택의 적어도 일부를 에칭하고,
    상기 터널링 배리어 층의 측벽들이 상기 스페이서 층에 의해 덮인 상태가 되게 하고, 그리고
    할로겐-계 플라즈마를 포함하지 않는, 이온 빔 에칭 프로세스 또는 반응성 이온 에칭 프로세스를 포함하고, 그리고
    상기 상단 전극 층 및 상기 터널링 배리어 층의 에칭, 상기 스페이서 층의 증착, 및 상기 스택의 에칭은, 진공을 파괴시키지 않으면서 수행되는,
    자기 터널링 접합 비트를 제작하기 위한 방법.
  14. 제 13 항에 있어서,
    상기 상단 전극 층 및 상기 터널링 배리어 층의 에칭과 상기 스택의 에칭 중 적어도 하나는, 아르곤, 질소, 및 수소를 사용하는 반응성 이온 에칭 프로세스를 포함하는,
    자기 터널링 접합 비트를 제작하기 위한 방법.
  15. 스택으로서,
    기판;
    상기 기판 위에 있고, 측벽들을 갖고, 강자성 재료를 포함하는 바닥 전극 층;
    측벽들을 갖고, 유전체 재료로 구성되고, 상기 바닥 전극 위에 있고, 상기 바닥 전극에 인접한 터널링 배리어 층;
    상기 터널링 배리어 층 위에 위치되고, 상기 터널링 배리어 층에 인접하고, 측벽들을 갖고, 강자성 재료로 구성된 상단 전극 층;
    상기 상단 전극 위에 위치된 전도성 하드마스크 층; 및
    상기 터널링 배리어 층의 측벽들을 덮는 플라즈마 치밀화된 스페이서 층
    을 포함하며,
    상기 플라즈마 치밀화된 스페이서 층은, SiCN, MgO, SiO, SiN, 알루미늄 산화물, 및 이들의 혼합물들로 구성된 그룹으로부터 선택되는 재료를 포함하고,
    서로에 대해 인접한, 상기 바닥 전극 층의 부분들과 상기 플라즈마 치밀화된 스페이서 층의 부분들을 포함하는 서브-스택은 N2 및 H2를 포함하는 가스 혼합물을 이용함으로써 에칭되는,
    스택.
  16. 제 3 항에 있어서,
    상기 상단 전극 층 및 상기 터널링 배리어 층의 에칭, 스페이서 층의 증착 및 상기 스택의 에칭은, 진공을 파괴시키지 않으면서 수행되는,
    자기 랜덤 액세스 메모리 비트를 제작하기 위한 방법.
  17. 제 13 항에 있어서,
    상기 터널링 배리어 층은, 마그네슘 산화물, 티타늄 산화물, 알루미늄 산화물 및 이들의 혼합물들로 구성된 그룹으로부터 선택되는 유전체 재료를 포함하는,
    자기 터널링 접합 비트를 제작하기 위한 방법.
  18. 제 15 항에 있어서,
    상기 스페이서 층은, SiCN, MgO, SiO, SiN, 알루미늄 산화물, 및 이들의 혼합물들로 구성된 그룹으로부터 선택되는 재료를 포함하는,
    스택.
  19. 제 18 항에 있어서,
    상기 터널링 배리어 층은, 마그네슘 산화물, 티타늄 산화물, 또는 알루미늄 산화물과 이들의 혼합물들로 구성된 그룹으로부터 선택되는 유전체 재료로 구성되고,
    상기 상단 전극 층은 50 Å 내지 200 Å의 두께를 가지며,
    상기 바닥 전극 층은 50 Å 내지 300 Å의 두께를 갖는,
    스택.
  20. 제 18 항에 있어서,
    상기 플라즈마 치밀화된 스페이서 층은 상기 바닥 전극 층의 측벽들과 정렬된 측벽들을 갖는,
    스택.
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