KR102230436B1 - 60 ｎｍ 이하 ＭＲＡＭ의 복수 스페이서 보조 물리적 에칭 - Google Patents

60 ｎｍ 이하 ＭＲＡＭ의 복수 스페이서 보조 물리적 에칭 Download PDF

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Abstract

하부 전극 상에 MTJ 스택이 퇴적된다. MTJ 스택 상에 상부 전극 층 및 하드 마스크가 퇴적된다. 하드 마스크에 의해 커버되지 않은 상부 전극 층이 에칭된다. 그 후에, 패터닝된 상부 전극 층 및 하드 마스크 위에 제1 스페이서 층이 퇴적된다. 제1 스페이서 층이 수평 표면 상에서 에칭 제거되며, 패터닝된 상부 전극 층의 측벽 상에 제1 스페이서를 남긴다. 하드 마스크 및 제1 스페이서에 의해 커버되지 않은 자유 층이 에칭된다. 그 후에, 패터닝된 이전 층들 위에 후속 스페이서 층을 퇴적하고, 수평 표면 상에서 후속 스페이서 층을 에칭 제거하며 패터닝된 이전 층들의 측벽 상에 후속 스페이서를 남기고, 그 후에 하드 마스크 및 후속 스페이서에 의해 커버되지 않은 다음 층을 에칭하는 단계들이, MTJ 구조물을 완성하도록 MTJ 스택의 모든 층들이 에칭될 때까지 반복된다.

Description

60 ｎｍ 이하 ＭＲＡＭ의 복수 스페이서 보조 물리적 에칭 {MULTIPLE SPACER ASSISTED PHYSICAL ETCHING OF SUB 60NM MRAM}
본 출원은 자기 터널 접합(MTJ; magnetic tunneling junction)의 일반적인 기술분야에 관한 것이며, 보다 상세하게는 MTJ 구조물을 형성하기 위한 에칭 방법에 관한 것이다.
자기저항 랜덤 액세스 메모리(MRAM; magnetoresistive random-access memory) 디바이스의 제조는 정상적으로, 금속 및 유전체의 많은 층들이 퇴적된 다음, 자기저항 스택 뿐만 아니라 전기 접속을 위한 전극을 형성하도록 패턴화되는 일련의 프로세싱 단계들을 수반한다. 각각의 MRAM 디바이스에서 자기 터널 접합(MTJ)을 정의하기 위하여, 포토리소그래피 및 반응성 이온 에칭(RIE; reactive ion etching), 이온 빔 에칭(IBE; ion beam etching) 또는 이들의 조합을 포함한 정밀 패터닝 단계들이 보통 수반된다. RIE 동안, 높은 에너지 이온은 포토레지스트에 의해 마스킹되지 않은 영역에 있는 재료를 수직으로 제거하며, 하나의 MTJ 셀을 또다른 MTJ 셀과 분리한다.
그러나, 높은 에너지 이온은 또한 제거되지 않은 재료, 산소, 수분 및 다른 화학물질과 측방향으로도 반응할 수 있으며, 측벽 손상을 초래하고 디바이스 성능을 낮출 수 있다. 이 문제를 해결하기 위해, Ar 및 Xe와 같은 상이한 가스 플라즈마를 사용한, RIE 또는 이온 빔 에칭(IBE; ion beam etching)과 같은 순수한 물리적 에칭 기술이 MTJ 스택을 에칭하는데 적용되어 왔다. 그러나, 비휘발성 속성으로 인해, MTJ 및 하부 전극에서의 물리적으로 에칭된 전도성 재료는 터널 배리어에 걸쳐 연속적인 경로를 형성할 수 있으며, 디바이스 단락을 초래할 수 있다. 게다가 MTJ의 물리적 에칭 동안, 하나의 층이 재퇴적(re-deposit)되어 주변 층과 혼합될 수 있으며, 디바이스 성능을 낮출 수 있다. 따라서 미래의 60nm 이하 MRAM 제품에 대하여 이 단점을 극복하기 위한 새로운 접근이 필요하다.
미국 특허 9,793,126 (Dhindsa et al), 9,722,174 (Nagel et al), 8,883,520 (Satoh et al), 및 9269,893 (Lu et al)을 포함하는 여러 참고문헌들은 MTJ를 형성하기 위한 다단계 에칭 방법을 교시한다. 미국 특허 9,570,670 (Park et al) 및 8,642,358 (Lee)은 스페이서를 사용한 에칭을 교시한다. 이들 참고문헌은 전부 본 개시와는 상이하다.
MTJ 구조물을 형성하는 개선된 방법을 제공하는 것이 본 개시의 목적이다.
본 개시의 또 다른 목적은, MTJ 측벽 상의 금속 재퇴적에 의한 터널 배리어의 단락 또는 하나의 MTJ 층의 또다른 MTJ 층과의 혼합 없이 MTJ 디바이스를 형성하는 방법을 제공하는 것이다.
본 개시의 목적에 따라, 자기 터널 접합(MTJ) 구조물을 에칭하기 위한 방법이 달성된다. 하부 전극 상에 MTJ 스택이 퇴적되며, MTJ 스택은 적어도 제2 고정 층(pinned layer), 제2 고정 층 상의 제1 고정 층, 제1 고정 층 상의 배리어 층, 및 배리어 층 상의 자유 층을 포함한다. 상부 전극 층이 MTJ 스택 상에 퇴적된다. 하드 마스크가 상부 전극 층 상에 퇴적된다. 하드 마스크에 의해 커버되지 않는 상부 전극 층이 에칭된다. 그 후에, 패터닝된 상부 전극 층 및 하드 마스크 위에 제1 스페이서 층이 퇴적된다. 제1 스페이서 층은 수평 표면 상에서 에칭 제거되며, 패터닝된 상부 전극 층의 측벽 상에 제1 스페이서를 남긴다. 하드 마스크 및 제1 스페이서에 의해 커버되지 않는 자유 층이 에칭된다. 그 후에, 패터닝된 이전(previous) 층 및 하드 마스크 위에 후속 스페이서 층을 퇴적하고 수평 표면 상의 후속 스페이서 층을 에칭 제거하며 패터닝된 이전 층의 측벽 상에 후속 스페이서를 남기고, 그 후에 하드 마스크 및 후속 스페이서에 의해 커버되지 않는 다음(next) 층을 에칭하는 단계들이, MTJ 구조물을 완성하도록 MTJ 스택의 모든 층들이 에칭될 때까지, 반복된다.
본 명세서의 내용 부분을 형성하는 첨부 도면에 다음이 도시된다.
도 1 내지 도 8은 본 개시의 바람직한 실시예에서의 단면 표현 단계들을 예시한다.
본 개시의 프로세스에서, MTJ 패터닝은 상이한 단계들로 나누어진다. 각각의 단계는, 하나의 MTJ 층의 물리적 에칭, 스페이서 퇴적, 스페이서 부분 에칭, 및 남은 스페이서를 하드 마스크로서 사용하는 다음 층의 물리적 에칭으로 구성된다. 스페이서의 보호로 인해, 어떠한 금속 재퇴적(re-deposition)도 주변 층과 접촉할 수 없으며, 터널 배리어 상의 전도성 경로 및 상이한 MTJ 층들의 혼합을 피한다. 그 결과, 이들 문제와 연관된 어떠한 전기적 단락 또는 디바이스 성능 저하가 없어진다. 이는, 손상을 덜 초래하도록 고려되었지만 이 단점에 의해 제한되었던, 이 유형의 에칭의 잠재력을 최대한 발휘할 것이다. 이 방법은, MTJ 측벽 상의 재퇴적 및 화학적 손상은 더 작은 크기의 MRAM 칩에 대하여 매우 심각하게 될 것이기에, 고밀도의 60nm 이하 MRAM 디바이스에 특히 유용하다.
통상의 MTJ 프로세스에서는, 전체 MTJ 스택이 단일 단계 에칭에 의해, 화학적 RIE나 물리적 Ar RIE 또는 IBE에 의해 패터닝된다. 따라서 MTJ 측벽 상의 혼합/물리적 단락 또는 화학적 손상을 생성한다. 본 개시의 프로세스에서는, 먼저 물리적 에칭에 의해 하나의 MTJ 층을 에칭하고, 스페이서로 그의 측벽을 커버하며, 그 다음, 스페이서를 하드 마스크로서 사용하는 물리적 에칭에 의해 다시 다음 층을 에칭한다. 각각의 층에 대하여 이 절차를 반복함으로써, 그 문제 없이 MTJ 스택이 패터닝될 수 있다.
이제 도 1 내지 도 8을 참조하여, 본 개시의 신규의 방법이 상세하게 기재될 것이다. 이제 도 1을 보다 구체적으로 참조하면, 도시되지 않은 기판 상에 형성된 하부 전극(10)이 도시되어 있다. 이제, 자기 터널 접합을 형성하도록 하부 전극 상에 층들이 퇴적된다. 예를 들어, 고정 층-2(12), 고정 층-1(14), 터널 배리어 층(16), 및 자유 층(18)이 퇴적된다.
하나 이상의 고정, 배리어 및/또는 자유 층이 있을 수 있다. Ta, TaN, Ti, TiN, W, Cu, Mg, Ru, Cr, Co, Fe, Ni 또는 이들의 합금과 같은 금속 하드 마스크(20)가 MTJ 스택의 상부 상에 10-100 nm의 두께로, 그리고 바람직하게는 ≥50nm의 두께로 퇴적된다. 이 하드 마스크는 상부 전극으로서 사용될 것이다. 마지막으로, SiO2, SiN, SiON, SiC 또는 SiCN과 같은 유전체 하드 마스크 재료(22)가 상부 전극(20) 위에 ≥20nm의 두께로 퇴적된다. 포토레지스트는, 예를 들어 ~70-80nm의 크기(d1) 및 ≥200nm의 높이를 갖는 포토레지스트 필라(pillar) 패턴(24)을 형성하도록, 248nm 포토리소그래피에 의해 패터닝된다.
이제, 도 2에 예시된 바와 같이, 유전체 하드 마스크(22)는, CF4 또는 CHF3 단독이거나, 또는 Ar 및 N2와 혼합된 불소 탄소에 의해 에칭된다. 필라 크기를 50-60nm 내지 30-40nm로 감소시키도록 O2가 추가될 수 있다. 다음으로, 상부 전극(20)이 Ar 또는 Xe RIE 또는 IBE에 의해 에칭되며, 30-40 nm의 필라 크기(d2)를 형성한다. 물리적 에칭의 속성 때문에, 어떠한 화학적 손상도 없으며, 유전체 및 금속 하드 마스크의 측벽 상의 전도성 금속 재퇴적(26)의 얇은 층만 있다.
SiN, 탄소, TaC 또는 금속 산화물과 같은 저 이온 스퍼터 수율을 갖는 유전체 재료로 제조된 스페이서(28)는, 패터닝된 금속 및 유전체 하드 마스크 위에 5-30nm의 두께로 화학적 기상 증착(CVD; chemical vapor deposition), 물리적 기상 증착(PVD; physical vapor deposition), 또는 원자층 증착(ALD; atomic layer deposition)에 의해 인시추(in-situ) 또는 엑스시추(ex-situ) 퇴적된다.
다음으로, 도 3에 도시된 바와 같이, 수평 표면 상의 스페이서(28)의 부분이 RIE에 의해 에칭 제거되며, 측벽 상에 스페이서(28)만 남긴다. 스페이서에 사용되는 재료에 따라, 상이한 플라즈마가 이 단계에 사용될 수 있다. 예를 들어, 스페이서가 탄소인 경우, O2 플라즈마가 적용될 수 있다. TaC 또는 SiN의 경우, CF4와 같은 불소 탄소 또는 Cl2와 같은 할로겐이 사용될 수 있다. 금속 산화물의 경우, Cl2 단독 또는 BCl3과 혼합된 것과 같은 할로겐이 사용될 수 있다.
이제, 도 4에 도시된 바와 같이, 자가 정렬된(self-aligned) 하드 마스크로서 금속 하드 마스크 측벽 상에 남은 스페이서(28)를 사용하여, Ar 또는 Xe RIE 또는 IBE와 같은 물리적 에칭에 의해 자유 층이 에칭된다. 동일한 물리적 에칭 조건 하에, 이 스페이서의 에칭 속도는 자유 층 또는 임의의 추후의 에칭 층의 ≤1/5이다. 이를 행함으로써, 또다시 화학적 손상을 피할 수 있을 뿐만 아니라, 금속 하드 마스크의 측벽을 둘러싸는 스페이서 상에 전도성 금속 재퇴적(30)의 얇은 층을 생성할 수 있다. 더 중요하게는, 자유 층 에칭으로 생성된 재퇴적(30)은, 스페이서(28)의 분리로 인해, 금속 하드 마스크(20) 또는 그의 재퇴적(26)과 접촉하지 않는다.
5-30nm의 두께(d6)로 Al2O3, SiON 또는 SiN으로 제조된 봉지(encapsulation) 층(31)은 자유 층을 보호하기 위해 CVD, PVD 또는 ALD에 의해 인시추 또는 엑스시추 퇴적된다. 이 봉지 층은, 자유 층이 특히 고온 프로세싱 동안 산소, 수분 및 다른 화학물질에 특히 민감하기 때문에 필요하다. 봉지 층은 자유 층 상에만 요구되는 것이며, 후속 층 상에서는 그렇지 않다.
다음으로, 후속 스페이서 층(32)이 봉지 층(31) 위에 퇴적된다. 스페이서 층 재료는 무슨 재료가 사용되는지에 따라 봉지 층과는 상이하거나 동일할 수 있다. 예를 들어, SiN이 봉지 층으로서 사용되는 경우, 봉지 층은 봉지 층 및 후속 스페이서 층(32) 둘 다로서 작용할 수 있다. 다른 재료는 그리 하지 않을 수 있다. 봉지 층(31) 및 스페이서 층(32)은 둘 다 수평 표면 상의 재료를 제거하도록 에칭되며, 도 4에 도시된 바와 같이 측벽 상에만 봉지 층 및 스페이서 층을 남긴다.
다음의 터널 배리어, 고정 층-1 및 고정 층-2에 대하여 스페이서 퇴적, 스페이서 부분 에칭 및 물리적 에칭 단계들을 반복함으로써, 각각의 단계의 생성된 금속 재퇴적에 접속하는 일 없이, 그 뿐 아니라 하나의 층의 또다른 층과의 혼합을 피하면서, MTJ를 단계적으로 정의할 수 있다. 이는 나머지 도면에 도시되어 있다.
도 5는 터널 배리어 층(16) 및 스페이서(32)에 의해 이전의 재퇴적(30)으로부터 분리된 터널 배리어 측벽 상의 금속 재퇴적(34)을 에칭하는데 사용되는 부분 에칭된 스페이서(32)를 도시한다. 그 다음, 스페이서 재료(36)가 퇴적되고 부분적으로 에칭되어 5-30nm의 두께(d8)를 갖는 스페이서(36)를 형성한다.
도 6은 제1 고정 층(14) 및 스페이서(36)에 의해 이전의 재퇴적(34)으로부터 분리된 제1 고정 층 측벽 상의 금속 재퇴적(38)을 에칭하는데 사용되는 부분 에칭된 스페이서(36)를 도시한다. 스페이서 재료가 퇴적되고 부분적으로 에칭되어 5-30nm의 두께(d10)를 갖는 스페이서(40)를 형성한다.
도 7은 제2 고정 층(12) 및 스페이서(40)에 의해 이전의 재퇴적(38)으로부터 분리된 제2 고정 층 측벽 상의 금속 재퇴적(42)을 에칭하는데 사용되는 부분 에칭된 스페이서(40)를 도시한다. 도 7에서의 원(45)은, 전부 유전체에 의해 서로 분리되어 있는 금속 측벽 재퇴적 재료(26, 20, 24, 28, 및 42)를 도시하며, 그리하여 단락 가능성이 없다.
각각의 층의 크기는 하드 마스크로서의 역할을 하는 스페이서 측벽의 두께에 따라 크게 좌우되며, 이는 초기 스페이서 퇴적 두께 및 부분 에칭 조건에 의해 결정된다. 이 파라미터를 조정함으로써, 디바이스 설계에 따라 각각의 층의 크기를 정밀 제어할 수 있다. 자유 층의 측벽 상에 10-30nm의 두꺼운 스페이서를 생성할 수 있으며, 그리하여 나중에 정의되는 터널 배리어 및 고정 층은, 40-50nm의 자유 층 크기(d5)보다 더 큰, 50-60nm의 크기(d7, d9, d11)를 갖는다. 이는 작은 셀 크기 디바이스에 특히 결정적인데, 강한 피닝 강도(pinning strength)를 가능하게 하며, 에너지 배리어를 증가시키고 스위칭 전류를 감소시키기 때문이다. 고정 층 에칭에 대하여, 물리적 에칭 하의 스페이서의 매우 낮은 소모 비율 덕분에, 고정 층-2을 정의하는 데에 고정 층-1의 측벽 상의 매우 얇은 스페이서(5-10nm)를 사용할 수 있다. 이는 이 2개의 고정 층이 물리적 에칭 동안 혼합되지 않지만 여전히 유사한 크기를 가지며 그의 피닝 강도를 안정화함을 보장할 것이다.
마지막으로, 도 8에 예시된 바와 같이, 전체 디바이스는 유전체(46)로 채워질 수 있고, 예를 들어 아래의 상부 전극(20)을 노출시키도록 화학 기계적 연마(CMP; chemical mechanical polishing)에 의해 평평해질 수 있으며, 금속 접속 층(48)으로 전체 MTJ 제조를 마무리한다.
도 8에서의 완성된 MTJ 구조물은, 하부 전극(10) 상의 적어도 고정 층(12/14), 고정 층(12/14) 상의 배리어 층(16) 및 제1 측벽 스페이서(36), 배리어 층 상의 자유 층(18) 및 제2 측벽 스페이서(32), 자유 층 상의 금속 하드 마스크(20) 및 제3 측벽 스페이서(28), 및 자유 층 위의 상부 전극(48)을 포함한다. 고정 층의 측벽 상의 임의의 제1 금속 재퇴적(42/38)은 제1 측벽 스페이서(36)에 의해 상기 배리어 층의 측벽 상의 임의의 제2 금속 재퇴적(34)으로부터 분리되고, 제2 금속 재퇴적(34)은 제2 측벽 스페이서(32)에 의해 자유 층의 측벽 상의 임의의 제3 금속 재퇴적(30)으로부터 분리되고, 제3 금속 재퇴적(30)은 제3 측벽 스페이서(28)에 의해 금속 하드 마스크 층의 측벽 상의 임의의 제4 금속 재퇴적(26)으로부터 분리된다.
요약하자면, 본 개시의 프로세스는 물리적 에칭이 유도하는 터널 배리어 상의 금속 재퇴적 및 MTJ 혼합을 막기 위해 스페이서를 채용한다. 따라서 이 유형의 에칭과 연관된 최대 문제점을 해결한다. 따라서, 불가피하게 MTJ 측벽에 화학적 손상을 초래하는 널리 사용되는 화학적 RIE 에칭을 교체하는 것이 가능하다. 이 프로세스는, MTJ 스택 및 하부 전극으로부터의 화학적 손상된 측벽 및 재퇴적과 연관된 문제가 더 작은 크기의 MRAM 칩의 경우 매우 심각해지므로, 60nm보다 더 작은 크기의 MRAM 칩에 사용될 것이다.
본 개시의 바람직한 실시예가 예시되었고 그 형태가 상세하게 기재되었지만, 첨부된 범위의 범위로부터 또는 본 개시의 사상에서 벗어나지 않고서 그 안에서 다양한 수정이 행해질 수 있다는 것이 당해 기술분야에서의 숙련자에 의해 용이하게 이해될 것이다.

Claims (18)

  1. 자기 터널 접합(MTJ; magnetic tunneling junction) 구조물을 제조하는 방법에 있어서,
    하부 전극 상에 MTJ 스택을 퇴적하는 단계로서, 상기 MTJ 스택은 적어도 상기 하부 전극 상의 고정 층, 상기 고정 층 상의 배리어 층, 및 상기 배리어 층 상의 자유 층을 포함하는 것인, 상기 MTJ 스택 퇴적 단계;
    상기 MTJ 스택 상에 상부 전극 층을 퇴적하는 단계;
    상기 상부 전극 층 상에 하드 마스크를 형성하는 단계;
    상기 하드 마스크에 의해 커버되지 않는 상기 상부 전극 층을 제1 에칭하는 단계;
    그 후에, 패터닝된 상기 상부 전극 층 및 상기 하드 마스크 위에 제1 스페이서 층을 퇴적하고 수평 표면 상의 상기 제1 스페이서 층을 에칭 제거하며 패터닝된 상부 전극 층의 측벽 상에 제1 스페이서를 남기는 단계;
    그 후에, 상기 하드 마스크 및 상기 제1 스페이서에 의해 커버되지 않는 상기 자유 층을 제2 에칭하는 단계; 및
    그 후에, 패터닝된 이전(previous) 층 및 상기 하드 마스크 위에 후속 스페이서 층을 퇴적하고 수평 표면 상의 상기 후속 스페이서 층을 에칭 제거하며 상기 패터닝된 이전 층의 측벽 상에 후속 스페이서를 남기는 단계, 및 그 후에, 상기 하드 마스크 및 상기 후속 스페이서에 의해 커버되지 않는 다음(next) 층을 제3 에칭하는 단계를, 상기 MTJ 구조물을 완성하도록 상기 MTJ 스택의 모든 층들이 에칭될 때까지, 반복하는 단계
    를 포함하는, 자기 터널 접합(MTJ) 구조물을 제조하는 방법.
  2. 청구항 1에 있어서, 상기 상부 전극 층은 Ta, TaN, Ti, TiN, W, Cu, Mg, Ru, Cr, Co, Fe, Ni 또는 이들의 합금을 포함하고, 상기 하드 마스크는 SiO2, SiN, SiON, SiC 또는 SiCN을 포함하며, 상기 하드 마스크는 상기 상부 전극 층을 제1 에칭하는 상기 단계 전에 불소 탄소 기반의 플라즈마에 의해 에칭되는 것인, 자기 터널 접합(MTJ) 구조물을 제조하는 방법.
  3. 청구항 1에 있어서,
    상기 자유 층 상에 후속 스페이서 층을 퇴적하는 상기 단계 전에 상기 자유 층 상에 봉지(encapsulation) 층을 퇴적하는 단계로서, 상기 봉지 층은 5-30nm의 두께로 Al2O3, SiON 또는 SiN을 포함하는 것인, 상기 봉지 층 퇴적 단계; 및
    수평 표면 상의 상기 후속 스페이서 층 및 상기 봉지 층을 에칭 제거하며 상기 자유 층의 측벽 상에 후속 스페이서를 남기는 단계
    를 더 포함하는, 자기 터널 접합(MTJ) 구조물을 제조하는 방법.
  4. 청구항 1에 있어서, 상기 제1, 제2 및 제3 에칭은 Ar 또는 Xe RIE 또는 IBE 에칭을 포함하는 것인, 자기 터널 접합(MTJ) 구조물을 제조하는 방법.
  5. 청구항 1에 있어서, 상기 MTJ 스택의 측벽에 어떠한 화학적 손상도 없고, 상기 제1 에칭 후에, 전도성 금속 재퇴적(re-deposition)의 제1 층이 상기 상부 전극의 상기 측벽 상에 형성되는 것인, 자기 터널 접합(MTJ) 구조물을 제조하는 방법.
  6. 청구항 1에 있어서, 상기 제1 또는 후속 스페이서 층을 퇴적하는 상기 단계는, 5-30nm의 두께로 화학적 기상 증착(CVD; chemical vapor deposition), 물리적 기상 증착(PVD; physical vapor deposition), 또는 원자층 증착(ALD; atomic layer deposition)에 의해 인시추(in-situ) 또는 엑스시추(ex-situ)로 SiN, 탄소, TaC, 또는 금속 산화물을 포함하는 낮은 이온 스퍼터 수율을 갖는 유전체 재료를 퇴적하는 단계를 포함하는 것인, 자기 터널 접합(MTJ) 구조물을 제조하는 방법.
  7. 청구항 1에 있어서, 상기 스페이서의 에칭 속도는 상기 자유 층 또는 임의의 상기 다음 층의 에칭 속도의 1/5 이하인 것인, 자기 터널 접합(MTJ) 구조물을 제조하는 방법.
  8. 청구항 1에 있어서,
    유전체 층으로 상기 MTJ 구조물을 커버하는 단계;
    상기 상부 전극 층을 노출시키도록 화학 기계적 연마(CMP; chemical mechanical polishing)에 의해 상기 유전체 층을 평탄화하는 단계; 및
    상기 상부 전극 층에의 상부 금속 콘택을 형성하는 단계
    를 더 포함하는, 자기 터널 접합(MTJ) 구조물을 제조하는 방법.
  9. 자기 터널 접합(MTJ) 구조물을 제조하는 방법에 있어서,
    하부 전극 상에 MTJ 스택을 퇴적하는 단계로서, 상기 MTJ 스택은 적어도 제2 고정 층, 상기 제2 고정 층 상의 제1 고정 층, 상기 제1 고정 층 상의 배리어 층, 및 상기 배리어 층 상의 자유 층을 포함하는 것인, 상기 MTJ 스택 퇴적 단계;
    상기 MTJ 스택 상에 상부 전극 층을 퇴적하는 단계;
    상기 상부 전극 층 상에 하드 마스크를 형성하는 단계;
    상기 하드 마스크에 의해 커버되지 않는 상기 상부 전극 층을 제1 에칭하는 단계;
    그 후에, 패터닝된 상기 상부 전극 층 및 상기 하드 마스크 위에 제1 스페이서 층을 퇴적하고, 수평 표면 상의 상기 제1 스페이서 층을 에칭 제거하며 패터닝된 상부 전극 층의 측벽 상에 제1 스페이서를 남기는 단계;
    그 후에, 상기 하드 마스크 및 상기 제1 스페이서에 의해 커버되지 않는 상기 자유 층을 제2 에칭하는 단계;
    그 후에, 상기 자유 층 위에 봉지 층을 퇴적하는 단계; 및
    그 후에, 패터닝된 이전 층 및 상기 하드 마스크 위에 후속 스페이서 층을 퇴적하고 수평 표면 상의 상기 후속 스페이서 층을 에칭 제거하며 상기 패터닝된 이전 층의 측벽 상에 후속 스페이서를 남기는 단계, 및 그 후에, 상기 하드 마스크 및 상기 후속 스페이서에 의해 커버되지 않는 다음 층을 제3 에칭하는 단계를, 상기 MTJ 구조물을 완성하도록 상기 MTJ 스택의 모든 층들이 에칭될 때까지, 반복하는 단계
    를 포함하는, 자기 터널 접합(MTJ) 구조물을 제조하는 방법.
  10. 자기 터널 접합(MTJ) 구조물에 있어서,
    적어도 하부 전극 상의 고정 층;
    상기 고정 층 상의 배리어 층 및 제1 측벽 스페이서;
    상기 배리어 층 상의 자유 층 및 제2 측벽 스페이서;
    상기 자유 층 상의 금속 하드 마스크 및 제3 측벽 스페이서; 및
    상기 자유 층 위의 상부 전극을 포함하고,
    상기 고정 층의 측벽 상의 임의의 제1 금속 재퇴적은 상기 제1 측벽 스페이서에 의해 상기 배리어 층의 측벽 상의 임의의 제2 금속 재퇴적으로부터 분리되고, 상기 제2 금속 재퇴적은 상기 제2 측벽 스페이서에 의해 상기 자유 층의 측벽 상의 임의의 제3 금속 재퇴적으로부터 분리되고, 상기 제3 금속 재퇴적은 상기 제3 측벽 스페이서에 의해 상기 금속 하드 마스크 층의 측벽 상의 임의의 제4 금속 재퇴적으로부터 분리되는 것인, 자기 터널 접합(MTJ) 구조물.
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