CN105917412A - 使用附加带电区域来改善电荷俘获存储器结构中的存储 - Google Patents
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Abstract
本发明公开了一种设备，该设备包括存储器和读/写(R/W)单元。该存储器包括耦接到公共电荷俘获层的多个栅极。该R/W单元被配置为通过生成并读取公共电荷俘获层中的一组带电区域来对存储器进行编程和读取，其中该一组中的至少给定区域并非唯一地与栅极中的任何单个栅极相关联。
Description
技术领域
本发明整体涉及存储器设备，并且更具体地涉及用于在非易失性存储器单元中存储数据的方法和系统。
背景技术
多种类型的基于电荷捕获(CT)的存储器设备诸如基于硅-氧化物-氮化物-氧化物-硅(SONOS)的非易失性存储器(NVM)设备在本领域中是已知的。例如美国专利8,395,942描述了一种在隧穿介质层上方形成多个电荷存储区域并使用该多个电荷存储区域作为掩模来底切沟道的方法，该美国专利的公开内容以引用方式并入本文。
美国专利6,151,249描述了具有通过增强型晶体管和耗尽型晶体管共同耦接的位线和源极线的NAND型EEPROM，该美国专利的公开内容以引用方式并入本文。美国专利申请公开2010/0252877描述了一种非易失性存储器设备，该非易失性存储器设备包括被设置在基板上的字线、跨在字线上方的有源区、以及介于字线与有源区之间的电荷俘获层，该美国专利申请公开的公开内容以引用方式并入本文。
美国专利5,768,192描述了一种利用非对称电荷俘获的非易失性半导体存储器单元，该美国专利的公开内容以引用方式并入本文。该专利描述了对具有被置于两个二氧化硅层之间的俘获介质的可编程只读存储器(PROM)进行编程和读取，其中该俘获介质极大地缩短了传统PROM设备的编程时间。
美国专利8,068,370描述了一种具有非对称隧穿势垒的电荷俘获浮栅，该美国专利的公开内容以引用方式并入本文。美国专利7,209,386描述了一种多栅极存储器单元，该多栅极存储器单元包括半导体主体和串联地设置在该半导体主体上的多个栅极，该美国专利的公开内容以引用方式并入本文。该半导体主体上的电荷存储结构包括多个栅极中的栅极下方的电荷俘获位置。
发明内容
本文所述的本发明的实施方案提供了一种包括存储器和读/写(R/W)单元的设备。该存储器包括耦接到公共电荷俘获层的多个栅极。该R/W单元被配置为通过生成并读取公共电荷俘获层中的一组带电区域来对存储器进行编程和读取，其中该一组中的至少给定区域并非唯一地与栅极中的任何单个栅极相关联。
在一些实施方案中，该R/W单元被配置为通过同时向多个栅极施加编程电压来生成给定区域。在其他实施方案中，该R/W单元被配置为通过设置被施加至多个栅极的相应电压幅值来控制给定区域相对于栅极的位置。在另外的实施方案中，该R/W单元被配置为通过同时向多个栅极施加读取电压来从给定区域读取数据。
在一个实施方案中，该给定区域是在设备的制造过程期间被生成的。在另一个实施方案中，该R/W单元被配置为生成给定区域，以用于改善电荷水平表示所存储的数据的相邻带电区域中的电荷保持。在另外一个实施方案中，该R/W单元被配置为通过改变给定区域中的电荷量来修改设备的热系数。
在一些实施方案中，该R/W单元被配置为在存储器的寿命期间修改给定区域中的电荷量。在其他实施方案中，该R/W单元被配置为通过在给定区域中生成表示数据的电荷水平来在给定区域中存储数据。在另外的实施方案中，该R/W单元被配置为通过将给定区域定位在表示数据的公共电荷俘获层中的位置处来在给定区域中存储数据。
在一个实施方案中，该R/W单元被配置为生成第一数量的带电区域，该第一数量大于在公共电荷俘获层上方形成的栅极的第二数量。在另一个实施方案中，该R/W单元被配置为生成具有第一平均间距的带电区域，该第一平均间距小于在公共电荷俘获层上方形成的栅极之间的第二平均间距。在另外一个实施方案中，该R/W单元被配置为通过向并非栅极的晶体管端子施加编程电压来生成带电区域。
根据本发明的一个实施方案，还提供了一种方法，该方法包括提供包括耦接到公共电荷俘获层的多个栅极的存储器。通过生成并读取公共电荷俘获层中的一组带电区域来对存储器进行编程和读取，其中该一组中的至少给定区域并非唯一地与任何单个栅极相关联。
结合附图根据下文对本发明的实施方案的详细描述将更加完全地理解本发明，在附图中：
附图说明
图1是示意性地示出了根据本发明的实施方案的存储器系统的框图；
图2-4是根据本发明的实施方案的基于SONOS的NVM的剖视图。
图5A和5B是根据本发明的实施方案的示出单级单元(SLC)NVM中的阈值电压水平的示意图；
图5C是根据本发明的实施方案的示出具有中间带电区域的SLC NVM中的阈值电压水平的示意图；和
图6是根据本发明的实施方案的示出具有中间带电区域的一组SLCNVM存储器单元中的阈值电压分布的示意图。
具体实施方式
概述
在各种存储应用程序中使用非易失性存储器(NVM)设备，并且要求该NVM设备提供高存储容量和高操作可靠性。NVM的结构可如传统二维(2D)NAND闪存存储器设备中那样是平面的，或者可如新的三维(3D)闪存结构中所提出的那样是垂直的。
下文描述的本发明实施方案提供一种用于在存储器设备中存储数据的改进的方法和系统。在一些实施方案中，本发明所公开的技术通过使用并非唯一地与任何单个控制栅极相关联的附加带电区域来改善基于电荷俘获(CT)的NVM设备中的存储器存储。基于CT的NVM设备包括在公共CT层上方形成的多个控制栅极。该控制栅极连接到向控制栅极施加适当的电压以编程或读取存储器中的数据的读/写(R/W)单元。
在一些实施方案中，该R/W单元生成并读取电荷俘获层内的并非唯一地与任何单个控制栅极关联的带电区域。换句话讲，本发明所公开的技术打破了控制栅极与存储器单元或带电区域之间的传统的一对一关系。这个概念例如可用于提高数据存储密度以及用于降低随时间推移的电荷耗散。
在一些实施方案中，可应用本发明所公开的技术来改善存储器单元电荷保持(从而改善可靠性)，方法是对相邻存储器单元之间的带电区域进行编程。在这些实施方案中，该带电区域不存储数据，而是形成相邻存储器单元之间的CT层中的边界。在其他实施方案中，作为对位于控制栅极下方的传统存储器单元的替代或补充，该带电区域可被编程以提高基于CT的NVM设备的存储器容量。
在一个实施方案中，该R/W单元通过同时向多个控制栅极施加编程电压来生成不与给定控制栅极相关联的带电区域。以类似的方式执行来自此类区域的读出。在另选的实施方案中，该带电区域中的一些或全部带电区域可在设备制造过程期间形成。
在其他实施方案中，数据值由电荷区域在电荷俘获层中的位置来表示(作为对电荷区域中的电荷量的替代或添加)。该R/W单元可例如通过调节被施加到相邻栅极的电压之间的关系来在不同位置中生成电荷区域。所施加的总电压可保持恒定。
在另选的实施方案中，不同位置和不同电荷量的组合生成附加区域。这个组合进一步提高了存储器设备的存储密度。
系统描述
图1是根据本发明的实施方案的示意性地示出包括存储器设备23和存储器控制器45的存储器系统22的框图。存储器设备23包括控制栅极48的多个级联44。每个级联44中的第一个控制栅极或最后一个控制栅极连接到相应的位线52。各个级联中的对应的控制栅极48的控制栅极连接到相应的字线56。
在本文所述的实施方案中，通过在公共隔离层中生成带电区域以便形成相应存储器单元来将数据存储在存储器中。一个典型的示例是CT NAND闪存存储器。本文所述的技术可与各种其他类型的存储器一起使用，诸如CT NOR闪存、或各种类型的硅-氧化物-氮化物-氧化物-硅(SONOS)存储器、金属-氧化物-氮化物-氧化物-硅(MONOS)存储器或钛-氧化铝-氮化物-氧化物-硅(TANOS)存储器。本公开中的若干个示例涉及基于SONOS的NVM，然而本文所述的技术适用于任何类型的基于CT的NVM设备。
读/写(R/W)单元60使用下文详细描述的方法来控制位线和字线以对存储器单元进行编程、读取和擦除。R/W单元60通常连接到存储器控制器45或主机，以用于接收用于在存储器中进行存储的数据并且用于发送从存储器检索的数据。
图1中所示的存储器系统22的配置是纯粹为了概念清晰的原因而选择的示例性配置。在另选的实施方案中，可使用任何其他合适的配置来实现存储器系统，尤其是实现存储器设备23。可使用硬件诸如使用一个或多个专用集成电路(ASIC)或现场可编程门阵列(FPGA)或其他器件类型来实现存储器系统22的某些元件。除此之外或另选地，存储器系统22的某些元件可使用软件或者使用硬件和软件元件的组合来实现。
存储器控制器45通常包括在软件中被编程为执行本文所述的功能的通用计算机。该软件可例如通过网络以电子形式下载到计算机，或者另选地或除此之外，其可在非暂态有形介质诸如磁性、光学、或电子存储器上被提供和/或存储。
公共CT层中的附加带电区域
典型的2D的基于CT的NVM诸如基于硅-氧化物-氮化物-氧化物-硅(SONOS)的NAND NVM设备包括阱上的层叠堆。该叠堆包括氮化物层(也被称为阻挡层)下方的隧道氧化物层，该氮化物层在另一氧化物层(也被称为栅极氧化物)下方。通常由多晶硅(也被称为多晶硅)制成的控制栅极被形成在叠堆的顶部上。通过在控制栅极下方的阻挡(即氮化物)层中存储电荷来在存储器中存储数据。
在典型的3D NAND配置中，电荷俘获氮化物层在竖直方向上位于隧道氧化物层与栅极氧化物层之间。该控制栅极被形成在叠堆的边缘上，并且耦接到栅极氧化物层。2D和3D NAND设备的不同描述分别涉及2D和3D NAND的水平结构和垂直结构。以下描述(其通常为2D取向的)同样适用于2D和3D NAND配置两者。
本文所述的本发明的实施方案提供一种用于在NVM中进行数据存储的改进的方法和系统。本发明所公开的技术形成和利用在氮化物层中的任何期望位置处的电荷区域，而不是必须在给定控制栅极下方并并且不是必须与任何单独的控制栅极相关联。带电区域可在设备操作期间通过在设备上施加恰当的电压或者通过在NVM设备制造过程期间对预定义区域进行充电而形成。虽然本文所述的实施方案主要涉及基于CT的NAND存储器单元，但本发明所公开的技术可在其他适当类型的存储器单元中使用。
在一些实施方案中，本发明所公开的技术可用于通过例如在栅极下方、栅极之间、或R/W单元60与级联44之间的不同位置处、或者在存储器设备23内的任何其他合适的位置处添加不在给定控制栅极48正下方的带电区域来提高存储密度(即对于每个给定级联44存在更高的比特数)。
在其他实施方案中，本发明所公开的技术可用于改善NVM中的电荷保持。在基于CT的NVM中，由于相同极性的电荷之间的电排斥力，所以电荷往往随着时间推移而扩散。随着电荷扩散，存储器单元的阈值电压逐渐改变并且劣化存储器的保持性能，从而使得数据的读取错误和丢失。在该实施方案中，本发明所公开的技术通过填充可在控制栅极48之间以对应电荷生成的潜在电荷梯度来降低从指定电荷区域的电荷扩散。这些附加带电区域充当将电荷保持在针对存储器单元指定的区域内并保持其(SLC或MLC)编程状态的稳定性的边界区域。
以上实施方案纯粹是以举例的方式进行描述的。在另选的实施方案中，R/W单元60可生成任何其他合适类型的中间电荷区域，以用于NVM存储器设备中的任何类型的电荷管理。
图2为根据本发明的实施方案的基于SONOS的NAND NVM的剖视图。图中示出沿给定级联44的三个相邻的控制栅极36A…36B。NANDNVM是在阱20上制造的，通常由硅晶片或多晶硅或任何其他合适的材料制成。存储器包括氧化物层24(被称为隧道氧化物)、氮化物层28(或任何其他阻挡层)和另一氧化物层32(被称为栅极氧化物)。控制栅极36通常由多晶硅制成。本示例中的每个控制栅极下方的区域充当NVM单元。通过在控制栅极下方在氮化物层28中存储电荷40来将数据存储在存储器单元中。电荷的量(和/或极性)表示所存储的数据值。
给定存储器单元通常通过向该单元的控制栅极施加一个或多个高电压脉冲(例如～20V)而利用电荷进行编程。相邻单元的控制栅极通常在编程期间利用较低电压(例如～5V)被偏压。
从给定存储器单元进行读出通常通过向该单元的控制栅极施加适当的读取电压(VR)、向其他控制栅极施加使得其他单元导通的通过电压(V通 过)、并使用电压感测或电流感测对存储器单元的级联的导电性进行感测而被执行。存储器单元的擦除通常通过在控制栅极接地期间向阱施加高的正电压而被执行。
例如在图2中，为了读取被存储在控制栅极36B下方的存储器单元中的数据，R/W单元60可向控制栅极36B施加读取电压并向控制栅极36A和36C施加通过电压(V通过)。
图2为了清楚只示出了三个控制栅极36A-36C(并且因此只有三个存储器单元)。然而在实际存储器设备中，可使用任意合适数量的存储器单元。
此外，R/W单元60在氮化物层28内并且在相邻控制栅极之间生成附加中间电荷区域。例如在图2中，中间电荷区域64A被形成在控制栅极36A和36B之间，并且中间电荷区域64B被形成在控制栅极36B和36C之间。电荷区域64A和64B用于防止电荷40随着时间推移而从位于控制栅极36B下方的区域扩散。
因此，存储器的保持性能明显改善。中间区域64A和64B中的电荷量通常与数据无关，并且在这个实施方案中，其唯一的目的是减少或防止电荷从区域40漂移。
在一些实施方案中，R/W单元60在存储器单元被编程之前(即在电荷区域40生成之前)形成中间电荷区域(例如区域64A和64B)。在一个示例性实施方案中，R/W单元60可通过向所有控制栅极施加一个或多个高电压(例如15V)编程脉冲而在擦除控制栅极36B下方的存储器之后立即形成电荷区域64A和64B。在另一个实施方案中，中间电荷区域(例如区域64A和64B)在制造期间形成，并且后续的数据编程和擦除操作不去除电荷。
R/W单元60可使用任何合适的技术来形成电荷区域64A和64B。例如，如果用于对存储器单元进行编程的标称脉冲量值为20V，则R/W单元60可通过向多个控制栅极施加略微更低电压的脉冲来形成中间电荷区域。
例如，区域64A可通过同时向位于中间电荷区域的期望位置的任一侧上的控制栅极36A和36B施加15V脉冲而被生成。这个脉冲量值对于对控制栅极下方的区域进行编程而言太低，但是来自这两个控制栅极的脉冲的组合对于生成中间电荷区域64A是足够高的。类似地，R/W单元60通过同时向控制栅极36B和36C施加15V脉冲来生成区域64B。另选地，R/W单元可使用任何其他合适的方法来生成中间电荷区域。上述脉冲是通常应当伴随有设备架构的适当设计的示例，例如脉冲电压应被调整以适应两个相邻控制栅极之间的物理距离。
在图2的示例中，每个中间电荷区域位于两个控制栅极之间的中点附近。在另选的实施方案中，R/W单元可例如通过向相邻控制栅极施加量值不相等的脉冲来在距控制栅极相距不相等的距离处生成中间电荷区域。例如，向控制栅极36A施加20V脉冲并且向控制栅极36B施加10V脉冲将生成更靠近控制栅极36A的电荷区域64A。
在一个另选的实施方案中，多个中间电荷区域可被形成在相邻的存储器单元之间。例如，向控制栅极36A施加20V脉冲并且向控制栅极36B施加10V脉冲将会生成更靠近控制栅极36A的第一电荷区域64A，然后通过向控制栅极36A施加10V脉冲并且向控制栅极36B施加20V脉冲将会生成与64A类似的第二中间电荷区域(介于控制栅极36A和36B之间)，但这个区域将被定位为更靠近控制栅极36B。
NAND设备的性能和可靠性通常随着随时间推移而劣化。在另一个实施方案中，R/W单元可在NAND寿命期间修改单元之间的中间电荷量，以便提供改善的性能和可靠性。
例如，在单元之间添加大量中间电荷需要相对长的编程操作，这对设备速度性能有不利的影响。在一个实施方案中，在NAND设备寿命的早期，R/W单元仅插入少量中间电荷，这足以保证电荷保持，因此对设备编程速度的不利影响极小。在一定时间段之后(例如在SLC中100,000次编程/擦除循环之后)，设备的CT层老化并且需要改善的数据保持。在这个阶段处的数据保持是通过R/W单元施加更大量的中间电荷来实现的，并且设备性能相应地减慢。
在另一个实施方案中，R/W单元可通过控制中间电荷区域中的电荷量来控制设备23的热系数(热系数影响V通过和设备的其他特性)。因此，对中间电荷量的控制为存储器设备45提供自由度，以管理设备的热系数。
以上实施方案纯粹是以举例的方式进行描述的。在另选的实施方案中，R/W单元60可以任何其他合适的方式生成任何其他合适类型的中间电荷区域。在其他实施方案中，本发明所公开的技术还可用于实现一次性可编程(OTP)存储器。
图3为根据本发明的实施方案的基于SONOS的NAND NVM的剖视图。在这个配置中，R/W单元60通过在氮化物层28中生成被标记为68A-68E的电荷区域来对存储器单元进行编程。这些电荷区域中的一些电荷区域是通过向单个控制栅极施加编程脉冲而生成的。在本示例中，区域68A是通过向控制栅极36A施加编程脉冲而生成的，区域68C是通过向控制栅极36B施加编程脉冲而生成的，并且区域68E是通过向控制栅极36C施加编程脉冲而生成的。
其他电荷区域是通过同时向多个控制栅极施加编程脉冲而生成的。在本示例中，区域68B是通过同时向控制栅极36A和36B施加编程脉冲而生成的。区域68D是通过同时向控制栅极36B和36C施加编程脉冲而生成的。在图3的示例中，电荷区域68B和68D位于两个相邻控制栅极之间的中点附近。
在另选的实施方案中，R/W单元60可例如通过向相邻控制栅极施加量值不相等的脉冲而在距控制栅极相距不相等的距离处生成保持数据的电荷区域诸如68B和68D，不同电荷量可用于区分不同的数据状态。
在另一个实施方案中，R/W单元60可通过向相邻控制栅极施加同时多组脉冲的序列而在两个相邻存储器单元之间生成多个电荷区域。
在一些实施方案中，由电荷区域68A、68C和68E表示的数据可通过感测相应位线而被读取。由电荷区域68B和68D表示的数据可通过组合所感测的多个位线的输出而被读取。
如能在图2-3中看到并且从以上描述能想到的那样，氮化物层28中的一些电荷区域(例如图2中的区域64A和64B以及图3中的区域68B和68D)并不唯一地与任何单个控制栅极相关联。
在该实施方案中，存储数据的带电区域的数量比控制栅极的数量多。换言之，存储数据的带电区域以比控制栅极之间的平均间距小的平均间距沿公共CT层分布。
图4为根据本发明的实施方案的基于SONOS的NAND NVM的剖视图。在这个配置中，R/W单元60通过在氮化物层28中生成多个电荷区域72来利用数据对存储器进行编程。
在该示例中，电荷区域中没有任何一个电荷区域与任何单个控制栅极关联。R/W单元60通过同时向多个(例如两个)控制栅极施加编程脉冲而生成每个电荷区域72。通过编程脉冲的适当设定，R/W单元60能够配置每个区域72的位置、尺寸、电荷分布和电荷水平。例如，通过向控制栅极36A施加22V脉冲并且向控制栅极36B施加11V脉冲，对应区域72C的尺寸比通过向控制栅极36A施加18V脉冲并且向控制栅极36B施加9V脉冲所得到的区域72B大，但是这两个区域72的中心被认为应当在更靠近控制栅极36A的同一位置处。
在该实施方案中，R/W单元60能够控制带电区域在氮化物层28内的准确位置。在图4所示的示例中，区域72E比区域72D更靠近控制栅极36B。区域72D是通过在控制栅极36B上施加18V脉冲并在控制栅极36A上施加12V脉冲而得到的，而区域72E是通过在控制栅极36B上施加22V脉冲并在控制栅极36A上施加8V脉冲而得到的。在该示例中，这两个区域的尺寸相同，这是因为R/W单元60施加的总电压相同(在这个示例中为30V)。但是区域72E更靠近控制栅极36B，这是因为R/W单元60在这个控制栅极上施加更高的电压脉冲。
类似地，通过适当地组合位线感测，R/W单元60能够读取由各个电荷区域表示的数据。
以上图2-4中所示的电荷区域星座图以及编程和读出方案纯粹是以举例的方式进行描述的。在另选的实施方案中，可使用任何其他合适的电荷区域星座图以及任何其他合适的编程和读出方案。
图3和4中所示的示例描述了其中在给定区域中所俘获的电荷量表示给定数据值的实施方案。在其他实施方案中，该数据值由带电区域在CT层中的相应位置来表示。电荷位置可例如通过给定区域中的90％电荷的重心位置或者通过任何其他合适的量度来测量。例如在标称状态中，R/W单元60对设备23进行编程，以区域72、72A、72B、和72D，如图4所示。在该示例中，带电区域72D是通过在栅极36A上施加18V并在栅极36B上施加12V而得到的。
在一个实施方案中，R/W单元60预定义CT层中的一组可能位置以用于给定的带电区域，其中该一组中的每个位置表示相应数据值。R/W单元通过在与给定数据值对应的位置中生成带电区域来对该给定数据值进行编程。
因此，R/W单元60通过将被施加在栅极36A上的电压从18V改变为22V并将栅极36B上的电压从12V改变为8V来设置区域72(相对于72D)的不同位置。在该实施方案中，电压总量基本上保持恒定(例如30V)，因此电荷量相同，但每个区域表示不同的数据值。
在另一个实施方案中，本发明所公开的技术可被应用以提供不同位置和不同电荷量的组合。这个组合使得能够在给定区域中实现附加数据值，并且因此实现该区域中的更高的存储密度。
例如，本发明所公开的技术可被应用以修改区域72B和72C之间的电荷。在该示例中，R/W单元60将被施加在栅极36A上的电压从18V改变为22V，并将被施加在栅极36B上的电压从9V改变为11V。因此，电荷量增大(例如区域72C比区域27B大)，以局部改变设备23中的数据值。
在其他实施方案中，R/W单元通过在设备的(并非控制栅极的)其他端子上诸如在源极或漏极端子上施加电压来对设备23进行编程，以便在CT层中生成带电区域。
附加读出考虑
设备23可包括每个单元包括一位并因此包括两个编程级的单级单元(SLC)设备，或者可包括每个单元包括两位并包括多于两个编程级的多级单元(MLC)设备。为了清楚，以下描述主要涉及单级单元(SLC)NVM。但是，以下描述的原理也可在多级单元(MLC)NVM中使用。
SLC NVM可被擦除或编程，并且此类单元可使用被设置在已擦除级与已编程级之间的读取电压VR而被读取。当使用以上方案来读取给定单元时，通过施加通过电压V通过来使结构中的其他单元偏压以导通，而不管其处于哪个编程状态(已编程或已擦除)。
现在考虑本发明所公开的在相邻存储器单元C1和C2之间放置附加中间电荷区域S的技术(除了单独编程每个单元之外还用于存储数据)。(参考上面图3所示的示例，单元C1和C2分别对应于控制栅极36A和36B，并且中间电荷区域S对应于电荷区域68B。)中间电荷区域S使得C1的单元电压偏移，并且因此需要更高的通过电压。
图5A是根据本发明的实施方案的示出没有中间电荷区域的SLC NVM的阈值电压水平的示意图。如上所述，对于给定单元，读取电压VR 78被设置在已擦除级74(被标记为“E”)与编程级76(被标记为“P”)之间。
图5B是根据本发明的实施方案的示出没有中间电荷区域的SLC NVM的阈值电压水平的示意图。当使用图5B的方案来读取给定单元时，通过施加被设置在比编程级76(被标记为“P”)高的电压水平的通过电压V通过80来使结构中的其他单元偏压以导通，而不管其处于哪个编程状态(已编程或已擦除)。
图5C是根据本发明的实施方案的示出具有中间电荷区域的SLC NVM的阈值电压水平的示意图。在图5C中，当在氮化物层28中不存在中间电荷区域时，已擦除级E 74和编程级P 76被标记以圆圈。用于该情形的通过电压V通过80被标记为V通过。级E’84和P’86(利用框来标记)分别表示当在单元C1和C2之间存在中间电压区域S时的已擦除级和编程级。用于该情形的通过电压被标记为V通过’82。
如图5C所示，中间电荷区域的形成使编程级和已擦除级分别从已擦除级E 74和编程级P 76偏移到已擦除级E’84和编程级P’86。因此，R/W单元60通常将通过电压的设定从通过电压V通过80调节到通过电压V通过’82。
图6是根据本发明的实施方案的示出具有中间电荷区域的SLC NVM的阵列中的阈值电压分布的示意图。已擦除级E 90和编程级P 94分别表示在没有中间电荷区域的情况下该已擦除级和编程级的分布。已擦除级E’92和编程级P’96分别表示在存在中间电荷区域的情况下该已擦除级和编程级的分布。该分布可能是由设备制造过程期间引起的变化、由编程和/或擦除过程中的损伤、由阈值电压随时间推移的漂移、或者出于其他任何原因而导致的。
在考虑一组存储器单元而不是考虑单个单元时，这两种可能性(存在或不存在中间电荷区域)产生总共四个而不是两个可能的编程和已擦除级分布(例如E、E’、P、P’，而不是E、P)。通常，由中间电荷区域S表示的数据通过使用V通过’来使结构中(并非C1和C2的)其他单元偏压来读取，如图5C中所示。
R/W单元60对S的读出可以多种方式来执行。在一个实施方案中，单元C2是在V通过’被施加到单元C1期间使用VR来读取的，从而V通过’>V通 过。在另一个实施方案中，读取电压的组合被施加到C1和C2两者，例如对C1施加V通过并且对C2施加VR。S上的这两个具体实施的净效应类似。
现在考虑三个相邻单元C1、C2和C3(例如图3的控制栅极36A-36C)的情况，其中中间电荷区域S1(例如图3中的电荷区域68B)被形成在C1和C2之间，中间电荷区域S2(例如图3中的电荷区域68D)被形成在C2和C3之间。基础假设是中间电荷区域S1更紧密地与单元C1和C2中的一个单元相关联。换句话讲，假设在读取C1和C2时，可能识别S1或S2是否存在。
如果上述条件不成立，则可能的方案是仅每两个单元才形成中间电荷区域。例如，对于存储器单元C1、C2、…、C8的级联，(存储附加数据的)中间电荷区域仅形成于C1和C2之间、C3和C4之间、C5和C6之间、以及C7和C8之间。
因此，应当理解，上述实施方案是以举例的方式援引的，并且本发明不限于上文特别示出和描述的内容。相反地，本发明的范围包括上文所述的各种特征的组合和子组合两者，以及本领域的技术人员在阅读前述描述时将想到的并且在现有技术中未公开的所述各种特征的变型和修改。在本专利申请中以引用方式并入的文献被认为是本申请不可分割的一部分，但如果任何术语在这些并入的文献中被定义成与本说明书中明确地或隐含地作出的定义相冲突，应仅考虑本说明书中的定义。
Claims (20)
1.一种设备，包括：
存储器，所述存储器包括耦接到公共电荷俘获层的多个栅极；
和
读/写(R/W)单元，R/W单元被配置为通过生成并读取所述公共电荷俘获层中的一组带电区域来对所述存储器进行编程和读取，
其中所述一组中的至少给定区域并非唯一地与所述栅极中的任何单个栅极相关联。
2.根据权利要求1所述的设备，其中所述R/W单元被配置为通过同时向多个栅极施加编程电压来生成所述给定区域。
3.根据权利要求2所述的设备，其中所述R/W单元被配置为通过设置被施加至所述多个栅极的相应电压幅值来控制所述给定区域相对于所述栅极的位置。
4.根据权利要求1所述的设备，其中所述R/W单元被配置为通过同时向多个栅极施加读取电压来从所述给定区域读取数据。
5.根据权利要求1所述的设备，其中所述给定区域是在所述设备的制造过程期间被生成的。
6.根据权利要求1所述的设备，其中所述R/W单元被配置为生成所述给定区域，以用于改善其电荷水平表示存储的数据的相邻带电区域中的电荷保持。
7.根据权利要求1所述的设备，其中所述R/W单元被配置为通过改变所述给定区域中的电荷量来修改所述设备的热系数。
8.根据权利要求1所述的设备，其中所述R/W单元被配置为在所述存储器的寿命期间修改所述给定区域中的电荷量。
9.根据权利要求1所述的设备，其中所述R/W单元被配置为通过在所述给定区域中生成表示数据的电荷水平来在所述给定区域中存储所述数据。
10.根据权利要求1所述的设备，其中所述R/W单元被配置为通过将所述给定区域定位在表示数据的所述公共电荷俘获层中的位置处来在所述给定区域中存储所述数据。
11.根据权利要求1所述的设备，其中所述R/W单元被配置为生成第一数量的所述带电区域，所述第一数量大于在所述公共电荷俘获层上方形成的所述栅极的第二数量。
12.根据权利要求1所述的设备，其中所述R/W单元被配置为生成具有第一平均间距的所述带电区域，所述第一平均间距小于在所述公共电荷俘获层上方形成的所述栅极之间的第二平均间距。
13.根据权利要求1所述的设备，其中所述R/W单元被配置为通过向并非所述栅极的晶体管端子施加编程电压来生成所述带电区域。
14.一种方法，包括：
提供存储器，所述存储器包括耦接到公共电荷俘获层的多个栅极；以及
通过生成并读取所述公共电荷俘获层中的一组带电区域来对所述存储器进行编程和读取，其中所述一组中的至少给定区域并非唯一地与任何单个栅极相关联。
15.根据权利要求14所述的方法，其中生成所述给定区域包括同时向多个栅极施加编程电压。
16.根据权利要求15所述的方法，其中生成所述给定区域包括通过设置被施加至所述多个栅极的相应电压幅值来控制所述给定区域相对于所述栅极的位置。
17.根据权利要求14所述的方法，其中对所述存储器进行读取包括通过同时向多个栅极施加读取电压来从所述给定区域读取数据。
18.根据权利要求14所述的方法，其中对所述存储器进行编程包括生成所述给定区域，以用于改善其电荷水平表示存储的数据的相邻带电区域中的电荷保持。
19.根据权利要求14所述的方法，其中对所述存储器进行编程包括通过在所述给定区域中生成表示数据的电荷水平来在所述给定区域中存储所述数据。
20.根据权利要求14所述的方法，其中对所述存储器进行编程包括将所述给定区域定位在表示数据的所述公共电荷俘获层中的位置处。
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|---|---|---|---|---|
| KR102005845B1 (ko) * | 2015-03-07 | 2019-08-01 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 소자 및 이의 구동 방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6872609B1 (en) * | 2004-01-12 | 2005-03-29 | Advanced Micro Devices, Inc. | Narrow bitline using Safier for mirrorbit |
| US20060007742A1 (en) * | 2004-07-06 | 2006-01-12 | Macronix International Co., Ltd. | Charge trapping non-volatile memory and method for gate-by-gate erase for same |
| US7151293B1 (en) * | 2004-08-27 | 2006-12-19 | Spansion, Llc | SONOS memory with inversion bit-lines |
| CN101093841A (zh) * | 2006-06-21 | 2007-12-26 | 旺宏电子股份有限公司 | 具有放大的第二位操作区间的多阶存储单元结构 |
| CN101093726A (zh) * | 2006-06-21 | 2007-12-26 | 旺宏电子股份有限公司 | 用于扩展存储器操作裕度并减小第二位效应的方法 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3207592B2 (ja) | 1993-03-19 | 2001-09-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US5768192A (en) | 1996-07-23 | 1998-06-16 | Saifun Semiconductors, Ltd. | Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping |
| US6084262A (en) | 1999-08-19 | 2000-07-04 | Worldwide Semiconductor Mfg | Etox cell programmed by band-to-band tunneling induced substrate hot electron and read by gate induced drain leakage current |
| US6240015B1 (en) | 2000-04-07 | 2001-05-29 | Taiwan Semiconductor Manufacturing Corporation | Method for reading 2-bit ETOX cells using gate induced drain leakage current |
| US6897522B2 (en) * | 2001-10-31 | 2005-05-24 | Sandisk Corporation | Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements |
| US6690601B2 (en) * | 2002-03-29 | 2004-02-10 | Macronix International Co., Ltd. | Nonvolatile semiconductor memory cell with electron-trapping erase state and methods for operating the same |
| US6897533B1 (en) * | 2002-09-18 | 2005-05-24 | Advanced Micro Devices, Inc. | Multi-bit silicon nitride charge-trapping non-volatile memory cell |
| US7106625B2 (en) * | 2004-07-06 | 2006-09-12 | Macronix International Co, Td | Charge trapping non-volatile memory with two trapping locations per gate, and method for operating same |
| US7678674B1 (en) * | 2005-08-26 | 2010-03-16 | Spansion Llc | Memory cell dual pocket implant |
| US7388252B2 (en) | 2005-09-23 | 2008-06-17 | Macronix International Co., Ltd. | Two-bits per cell not-and-gate (NAND) nitride trap memory |
| US8068370B2 (en) | 2008-04-18 | 2011-11-29 | Macronix International Co., Ltd. | Floating gate memory device with interpoly charge trapping structure |
| JP5259242B2 (ja) * | 2008-04-23 | 2013-08-07 | 株式会社東芝 | 三次元積層不揮発性半導体メモリ |
| KR101403314B1 (ko) * | 2008-05-23 | 2014-06-05 | 삼성전자주식회사 | 메모리 장치 및 데이터 비트 저장 방법 |
| JP5269484B2 (ja) * | 2008-05-29 | 2013-08-21 | 株式会社東芝 | 半導体記憶装置 |
| KR20100023284A (ko) * | 2008-08-21 | 2010-03-04 | 삼성전자주식회사 | 비휘발성 메모리 장치의 제조 방법 |
| US8183140B2 (en) * | 2008-09-22 | 2012-05-22 | Dongbu Hitek Co., Ltd. | Semiconductor device and method of fabricating the same |
| KR101514784B1 (ko) | 2008-11-24 | 2015-04-27 | 삼성전자주식회사 | 비휘발성 메모리 소자 |
| KR20100111163A (ko) | 2009-04-06 | 2010-10-14 | 삼성전자주식회사 | 비휘발성 메모리 소자 |
| US8149607B2 (en) * | 2009-12-21 | 2012-04-03 | Sandisk 3D Llc | Rewritable memory device with multi-level, write-once memory cells |
| US8551858B2 (en) | 2010-02-03 | 2013-10-08 | Spansion Llc | Self-aligned SI rich nitride charge trap layer isolation for charge trap flash memory |
| US8395942B2 (en) | 2010-05-17 | 2013-03-12 | Sandisk Technologies Inc. | Junctionless TFT NAND flash memory |
| KR101818671B1 (ko) * | 2011-04-19 | 2018-02-28 | 삼성전자주식회사 | 불휘발성 메모리 장치, 불휘발성 메모리 시스템 및 그것의 랜덤 데이터 읽기 방법 |
| US8847302B2 (en) | 2012-04-10 | 2014-09-30 | Sandisk Technologies Inc. | Vertical NAND device with low capacitance and silicided word lines |
-
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-
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- 2016-03-10 US US15/066,020 patent/US9672925B2/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6872609B1 (en) * | 2004-01-12 | 2005-03-29 | Advanced Micro Devices, Inc. | Narrow bitline using Safier for mirrorbit |
| US20060007742A1 (en) * | 2004-07-06 | 2006-01-12 | Macronix International Co., Ltd. | Charge trapping non-volatile memory and method for gate-by-gate erase for same |
| US7151293B1 (en) * | 2004-08-27 | 2006-12-19 | Spansion, Llc | SONOS memory with inversion bit-lines |
| CN101093841A (zh) * | 2006-06-21 | 2007-12-26 | 旺宏电子股份有限公司 | 具有放大的第二位操作区间的多阶存储单元结构 |
| CN101093726A (zh) * | 2006-06-21 | 2007-12-26 | 旺宏电子股份有限公司 | 用于扩展存储器操作裕度并减小第二位效应的方法 |
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| Publication number | Publication date |
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