CN105870090A - 焊垫结构及制作方法 - Google Patents

焊垫结构及制作方法 Download PDF

Info

Publication number
CN105870090A
CN105870090A CN201510028304.3A CN201510028304A CN105870090A CN 105870090 A CN105870090 A CN 105870090A CN 201510028304 A CN201510028304 A CN 201510028304A CN 105870090 A CN105870090 A CN 105870090A
Authority
CN
China
Prior art keywords
layer
barrier
window
barrier layer
welding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510028304.3A
Other languages
English (en)
Other versions
CN105870090B (zh
Inventor
刘文晓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201510028304.3A priority Critical patent/CN105870090B/zh
Publication of CN105870090A publication Critical patent/CN105870090A/zh
Application granted granted Critical
Publication of CN105870090B publication Critical patent/CN105870090B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area

Abstract

本发明提供一种焊垫结构及其制作方法,焊垫结构中的焊垫金属层与顶层金属层之间设有两层阻挡层,并使位于第一窗口侧壁上的第一阻挡层的厚度大于其他位置处的第一阻挡层的厚度,可以有效地避免在第一窗口拐角处的阻挡层的厚度较薄的现象,同时,即使顶层金属层所露出部分的表面有凹凸不平,第一阻挡层会将这些凹凸不平的点填平,使得在第一阻挡层上形成的第二阻挡层位于一个比较平整的平面上。两层阻挡层的结构设计,可以大大减小阻挡层破裂的风险,进而阻止了顶层金属层中的金属向焊垫金属层中的扩散。

Description

焊垫结构及制作方法
技术领域
本发明涉及半导体制造领域,特别是涉及一种焊垫结构及制作方法。
背景技术
在半导体制造领域,集成电路(IC)封装及测试时非常重要的工艺,其为芯片和电路板提供了电互连、机械支撑、环境保护剂导热通道。具体而言,就是利用金属线将芯片上的电路管脚引导至外壳的引脚上,这些引脚又通过印刷电路板与其他器件相连,从而实现内部芯片与外部电路的连接。譬如,在失效分析的过程中,其重要的一个步骤就是形成焊垫结构。
现有的焊垫结构如图1所示,所述焊垫结构包括位于芯片顶部的介电层11及包埋在所述介电层11中的顶层金属层12,位于所述介电层11及所述顶层金属层12上的第一钝化层13,所述钝化层13中设有暴露部分所述顶层金属层的第一窗口(未示出),位于所述第一窗口底部、侧壁和所述第一窗口两侧部分所述第一钝化层13上的第一阻挡层14,位于所述第一阻挡层14上的焊垫金属层15,位于所述焊垫金属层15上表面的第二阻挡层16和位于所述第一钝化层13与焊垫金属层15表面的第二钝化层17,所述第二钝化层17中设有露出部分所述焊垫金属层15的第二窗口171。
在失效分析的过程中,所述顶层金属层12为铜金属层,所述焊垫金属层15为铝金属层。现有的焊垫结构中,所述顶层金属层12与所述焊垫金属层15之间只设有一层阻挡层,即第一阻挡层14,这使得现有的所述焊垫结构存在以下问题:
1.形成于所述第一窗口拐角处的所述第一阻挡层14往往比较薄,会在所述第一窗口的拐角处形成第一阻挡层薄弱点18,如图2所示,此时,所述第一阻挡层薄弱点18容易破裂;
2.如果露出的所述顶层金属层15的表面有凸凹点19,如图3所示,在形成所述第一阻挡层14和所述焊垫金属层15之后,所述凸凹点19处的所述第一阻挡层14亦容易破裂;
上述两种情况下,所述第一阻挡层14出现破裂,会使得所述顶层金属层12中的金属铜扩散至所述焊垫金属层15中,如图3所示,与所述焊垫金属层15中的铝发生反应形成金属化合物,位置后在所述焊垫结构上打线造成影响,影响金属线与所述焊垫结构的键合效果,甚至会导致键合失败或者封装后测试失败。
因此,提供一种改进型的焊垫结构非常必要。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提供一种焊垫结构及其制作方法,用于解决现有技术中由于焊垫金属层与顶层金属层之间只有一层阻挡层,容易在阻挡层破裂时导致顶层金属层中的金属扩散至焊垫金属层中发生反应,进而导致对后续在焊垫上打线造成影响,进而影响键合效果,甚至导致键合失败或封装后测试失败的问题。
为实现上述目的及其他相关目的,本发明提供一种焊垫结构,所述焊垫结构包括:位于芯片顶部的介电层及包埋在所述介电层中的顶层金属层,所述介电层的上表面与所述顶层金属层的上表面平齐;位于所述介电层及所述顶层金属层上的第一钝化层,所述第一钝化层中设有暴露部分所述顶层金属层的第一窗口;位于所述第一窗口底部、侧壁和所述第一窗口两侧部分所述第一钝化层上的第一阻挡层;位于所述第一阻挡层上的第二阻挡层;位于所述第二阻挡层上的焊垫金属层;位于所述第一钝化层和所述焊垫金属层上的第二钝化层,所述第二钝化层包裹所述第一阻挡层、第二阻挡层和焊垫金属层;所述第二钝化层中设有暴露部分所述焊垫金属层的第二窗口。
优选地,位于所述第一窗口侧壁上的所述第一阻挡层的厚度大于位于所述第一窗口底部、所述第一窗口两侧部分所述第一钝化层上的所述第一阻挡层的厚度。
优选地,所述焊垫金属层的上表面设有与所述第二窗口相对应连接的凹槽。
优选地,所述焊垫结构还包括第三阻挡层,所述第三阻挡层位于所述凹槽的两侧,且位于所述焊垫金属层的上表面与所述第二钝化层之间。
可选地,所述第一阻挡层的材料为Ti、Ti/TiN、Ta或Ta/TaN;所述第二阻挡层的材料为Ti、Ti/TiN、Ta或Ta/TaN。
优选地,述第一阻挡层的材料为Ti;所述第二阻挡层的材料为Ti/TiN。
本发明还提供一种焊垫结构的制作方法,所述方法至少包括以下步骤:
提供芯片,所述芯片顶部设有介电层及包埋在所述介电层中的顶层金属层,所述介电层的上表面与所述顶层金属层的上表面平齐;
在所述介电层和所述顶层金属层上形成第一钝化层,并在所述第一钝化层内形成第一窗口,所述第一窗口暴露出部分所述顶层金属层;
在所述第一窗口的底部、侧壁和所述第一钝化层上形成第一阻挡层;
在所述第一阻挡层上形成第二阻挡层;
在所述第二阻挡层上形成焊垫金属层;
在所述第一钝化层和所述焊垫金属层上形成第二钝化层,并在所述第二钝化层内形成第二窗口,所述第二窗口暴露出部分所述焊垫金属层。
优选地,在所述第一窗口的底部、侧壁和所述第一钝化层上形成第一阻挡层之后,还包括对所述第一阻挡层刻蚀的步骤。
优选地,对所述第一阻挡层刻蚀完成后,位于所述第一窗口侧壁上的所述第一阻挡层的厚度大于位于所述第一窗口底部及所述第一钝化层上的所述第一阻挡层的厚度。
优选地,在所述第二阻挡层形成焊垫金属层之后,还包括一在所述焊垫金属层上形成第三阻挡层的步骤。
优选地,在所述焊垫金属层上形成所述第三阻挡层之后,还包括一图形化所述焊垫金属层、所述第一阻挡层、所述第二阻挡层和所述第三阻挡层以形成焊垫结构的步骤。
优选地,在所述第一钝化层和所述焊垫金属层上形成第二钝化层,并在所述第二钝化层内形成第二窗口之后,还包括一在所述焊垫金属层的上表面形成于所述第二窗口相对应连接的凹槽的步骤。
如上所述,本发明的焊垫结构,具有以下有益效果:在焊垫结构中的所述焊垫金属层与所述顶层金属层之间设有两层阻挡层,并使位于第一窗口侧壁上的所述第一阻挡层的厚度大于其他位置处的所述第一阻挡层的厚度,可以有效地避免在所述第一窗口拐角处的所述阻挡层的厚度较薄的现象,同时,即使所述顶层金属层所露出部分的表面有凹凸不平,所述第一阻挡层会将这些凹凸不平的点填平,使得在所述第一阻挡层上形成的所述第二阻挡层位于一个比较平整的平面上。所述两层阻挡层的结构设计,可以大大减小所述阻挡层破裂的风险,进而阻止了所述顶层金属层中的金属向所述焊垫金属层中的扩散。
附图说明
图1显示为现有技术中正常的焊垫结构的截面示意图。
图2显示为现有技术中第一阻挡层具有薄弱点、顶层金属层具有凹凸点的焊垫结构的截面示意图。
图3显示为现有技术中的顶层金属层中的金属扩散至焊垫金属层中的截面示意图。
图4显示为本发明的焊垫结构截面示意图。
图5显示为本发明的焊垫结构的制作方法的流程图。
图6至图14显示为本发明的焊垫结构的制作方法的各步骤中的截面示意图。
元件标号说明
11 介电层
12 顶层金属层
13 第一钝化层
14 第一阻挡层
15 焊垫金属层
16 第二阻挡层
17 第二钝化层
171 第二窗口
18 第一阻挡层薄弱点
19 顶层金属层凹凸点
20 介电层
21 顶层金属层
22 第一钝化层
221 第一窗口
23 第一阻挡层
24 第二阻挡层
25 焊垫金属层
251 凹槽
26 第三阻挡层
27 第二钝化层
271 第二窗口
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
请参阅图请参阅图4至图14。需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想,虽图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的型态、数量及比例可为一种随意的改变,且其组件布局型态也可能更为复杂。
请参阅图4,本发明提供一种焊垫结构,所述焊垫结构包括:位于芯片顶部的介电层20及包埋在所述介电层20中的顶层金属层21,所述介电层20的上表面与所述顶层金属层21的上表面平齐;位于所述介电层20及所述顶层金属层21上的第一钝化层22,所述第一钝化层22中设有暴露部分所述顶层金属层21的第一窗口(未示出);位于所述第一窗口底部、侧壁和所述第一窗口两侧部分所述第一钝化层22上的第一阻挡层23;位于所述第一阻挡层23上的第二阻挡层24;位于所述第二阻挡层24上的焊垫金属层25;位于所述第一钝化层22和所述焊垫金属层25上的第二钝化层27,所述第二钝化层27包裹所述第一阻挡层23、第二阻挡层24和焊垫金属层25;所述第二钝化层27中设有暴露部分所述焊垫金属层25的第二窗口271。
具体的,位于所述第一窗口侧壁上的所述第一阻挡层23的厚度大于位于所述第一窗口底部、所述第一窗口两侧部分所述第一钝化层22上的所述第一阻挡层23的厚度。
具体的,所述焊垫金属层25的上表面设有与所述第二窗口271相对应链接的凹槽251。
具体的,所述焊垫结构还包括一第三阻挡层26,所述第三阻挡层26位于所述凹槽251的两侧,且位于所述焊垫金属层25的上表面与所述第二钝化层27之间。
具体的,所述第一阻挡层23的材料可以为Ti、Ti/TiN、Ta或Ta/TaN;所述第二阻挡层24的材料为Ti、Ti/TiN、Ta或Ta/TaN。优选地,本实施例中,所述第一阻挡层23的材料可以为Ti;所述第二阻挡层24的材料为Ti/TiN。
具体的,所述第一阻挡层23和所述第二阻挡层24的厚度可以根据不同制程的需要做出相应的调整。
具体的,所述介电层20、第一钝化层22的材料均为二氧化硅(k>4.0),所述顶层金属层21的材料为铜,所述焊垫金属层25的材料为铝,所述第二钝化层27的材料为碳化硅,所述第三阻挡层26的材料为Ti/TiN。
请参阅图5至图14,本发明还提供一种焊垫结构的制作方法,所述方法至少包括:
提供芯片,所述芯片顶部设有介电层20及包埋在所述介电层20中的顶层金属层21,所述介电层20的上表面与所述顶层金属层21的上表面平齐;
在所述介电层20和所述顶层金属层21上形成第一钝化层22,并在所述第一钝化层22内形成第一窗口221,所述第一窗口221暴露出部分所述顶层金属层21;
在所述第一窗口221的底部、侧壁和所述第一钝化层22上形成第一阻挡层23;
在所述第一阻挡层23上形成第二阻挡层24;
在所述第二阻挡层24上形成焊垫金属层25;
在所述第一钝化层22和所述焊垫金属层25上形成第二钝化层27,并在所述第二钝化层27内形成第二窗口271,所述第二窗口271暴露出部分所述焊垫金属层24。
执行步骤S1,请参阅图5中的S1步骤及图6,提供芯片,所述芯片顶部设有介电层20及包埋在所述介电层20中的顶层金属层21,所述介电层20的上表面与所述顶层金属层21的上表面平齐。
具体的,所述介电层20与所述顶层金属层21都可以为现有可以实现各自功能的材料,本实施例中,所述介电层20的材料为二氧化硅(k>4.0),顶层金属层21选择为铜,以实现较好的导电性能。
具体的,所述芯片中还包括有层间介电层(IMD),所述层间介电层可以为低k(2.0≤k≤4.0)或超低k(k<2.0)的材料,以减小寄生电容。
执行步骤S2,请参阅图5中的S2步骤及图7,在所述介电层20和所述顶层金属层21上形成第一钝化层22,并在所述第一钝化层22内形成第一窗口221,所述第一窗口221暴露出部分所述顶层金属层21。
具体的,所述第一钝化层22的材料可以选择实现该功能的现有材料,本实施例中,所述第一钝化层22的材料为二氧化硅,介电常数k>4.0。将所述第一钝化层22的材料选用为二氧化硅,是因为二氧化硅材质较密实,可以有效地隔绝水汽或气体污染物污染所述芯片的内部结构。
具体的,形成所述第一钝化层22的方法可以为现有的工艺方法,例如物理气相沉积法(PVD)或化学气相沉积法(CVD)。
具体的,在所述第一钝化层22内形成所述第一窗口221的具体方法为:首先,在所述第一钝化层上形成一光阻层;然后,利用一焊垫光罩在所述光阻层上定义所述第一窗口;接着,曝光显影,并刻蚀所述第一钝化层,形成贯穿所述第一钝化层的所述第一窗口;最后,去除所述光阻层。
执行步骤S3,请参阅图5中的S3步骤及图8,在所述第一窗口221的底部、侧壁和所述第一钝化层22上形成第一阻挡层23。
具体的,形成所述第一阻挡层23的方法可以为现有的工艺方法,例如物理气相沉积法(PVD)或化学气相沉积法(CVD)。
具体的所述第一阻挡层23的材料可以为Ti、Ti/TiN、Ta或Ta/TaN,优选地,本实施例中,所述第一阻挡层23的材料为Ti。
需要说明的是,在完成S3步骤之后,还包括对所述第一阻挡层23刻蚀的步骤,所述刻蚀方法可以为湿法刻蚀和干法刻蚀中的一种或两种。刻蚀完成后,位于所述第一窗口侧壁上的所述第一阻挡层23的厚度大于位于所述第一窗口底部及所述第一钝化层22上的所述第一阻挡层23的厚度,如图9所示。
执行步骤S4,请参阅图5中的S4步骤及图10,在所述第一阻挡层23上形成第二阻挡层24。
具体的,形成所述第二阻挡层24的方法可以为现有的工艺方法,例如物理气相沉积法(PVD)或化学气相沉积法(CVD)。
具体的所述第二阻挡层24的材料可以为Ti、Ti/TiN、Ta或Ta/TaN,优选地,本实施例中,所述第二阻挡层24的材料为Ti/TiN。
具体的,所述第一阻挡层23和所述第二阻挡层24的厚度可以根据不同制程的需要进行调整。
执行步骤S5,请参阅图5中的S5步骤及图11,在所述第二阻挡层24上形成焊垫金属层25。
具体的,形成所述焊垫金属层25的方法可以为现有的工艺方法,例如物理气相沉积法(PVD)或化学气相沉积法(CVD)。
具体的,所述焊垫金属层25的材料可以选择实现该功能的现有材料,本实施例中,所述焊垫金属层25的材料为铝。
需要说明的是,在所述第二阻挡层24上形成所述焊垫金属层25之后,还包括在所述焊垫金属层25上形成第三阻挡层26的步骤,如图12所示。
具体的,形成所述第三阻挡层26的方法可以为现有的工艺方法,例如物理气相沉积法(PVD)或化学气相沉积法(CVD)。
具体的所述第三阻挡层26的材料可以为Ti、Ti/TiN、Ta或Ta/TaN,优选地,本实施例中,所述第三阻挡层26的材料为Ti/TiN。
需要进一步说明的是,在所述焊垫金属层25上形成所述第三阻挡层26之后,还包括一图形化所述焊垫金属层25、所述第一阻挡层23、所述第二阻挡层24和所述第三阻挡层26以形成焊垫结构的步骤,如图13所示,。
具体的,图形化所述焊垫金属层25、所述第一阻挡层23、所述第二阻挡层24和所述第三阻挡层26以形成焊垫结构的具体步骤为:首先,在所述焊垫金属层、所述第一阻挡层、所述第二阻挡层和所述第三阻挡层上形成一光阻层;然后,利用一焊垫光罩在所述光阻层上定义所述焊垫结构;接着,曝光显影,并刻蚀所述焊垫金属层、所述第一阻挡层、所述第二阻挡层和所述第三阻挡层,形成所述焊垫结构;最后,去除所述光阻层。
执行步骤S6,请参阅图5中的S6步骤及图14,在所述第一钝化层22和所述焊垫金属层25上形成第二钝化层27,并在所述第二钝化层27内形成第二窗口271,所述第二窗口271暴露出部分所述焊垫金属层24。
具体的,形成所述第二钝化层27的方法可以为现有的工艺方法,例如物理气相沉积法(PVD)或化学气相沉积法(CVD)。
具体的,在所述第二钝化层27内形成所述第二窗口271的具体方法为:首先,在所述第二钝化层上形成一光阻层;然后,利用一焊垫光罩在所述光阻层上定义所述第二窗口;接着,曝光显影,并刻蚀所述第二钝化层,形成贯穿所述第二钝化层的所述第二窗口;最后,去除所述光阻层。
具体的,所述第二钝化层27的材料可以选择实现该功能的现有材料,本实施例中,所述第二钝化层27的材料为碳化硅。
需要说明的是,在所述第一钝化层22和所述焊垫金属层25上形成第二钝化层27,并在所述第二钝化层27内形成第二窗口271之后,还包括一在所述焊垫金属层25的上表面形成于所述第二窗口271相对应连接的凹槽251的步骤。
综上所述,本发明提供一种焊垫结构及制作方法,在焊垫结构中的所述焊垫金属层与所述顶层金属层之间设有两层阻挡层,并使位于第一窗口侧壁上的所述第一阻挡层的厚度大于其他位置处的所述第一阻挡层的厚度,可以有效地避免在所述第一窗口拐角处的所述阻挡层的厚度较薄的现象,同时,即使所述顶层金属层所露出部分的表面有凹凸不平,所述第一阻挡层会将这些凹凸不平的点填平,使得在所述第一阻挡层上形成的所述第二阻挡层位于一个比较平整的平面上。所述两层阻挡层的结构设计,可以大大减小所述阻挡层破裂的风险,进而阻止了所述顶层金属层中的金属向所述焊垫金属层中的扩散。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。

Claims (12)

1.一种焊垫结构,其特征在于,所述焊垫结构包括:
位于芯片顶部的介电层及包埋在所述介电层中的顶层金属层,所述介电层的上表面与所述顶层金属层的上表面平齐;
位于所述介电层及所述顶层金属层上的第一钝化层,所述第一钝化层中设有暴露部分所述顶层金属层的第一窗口;
位于所述第一窗口底部、侧壁和所述第一窗口两侧部分所述第一钝化层上的第一阻挡层;
位于所述第一阻挡层上的第二阻挡层;
位于所述第二阻挡层上的焊垫金属层;
位于所述第一钝化层和所述焊垫金属层上的第二钝化层,所述第二钝化层包裹所述第一阻挡层、第二阻挡层和焊垫金属层;所述第二钝化层中设有暴露部分所述焊垫金属层的第二窗口。
2.根据权利要求1所述的焊垫结构,其特征在于:位于所述第一窗口侧壁上的所述第一阻挡层的厚度大于位于所述第一窗口底部、所述第一窗口两侧部分所述第一钝化层上的所述第一阻挡层的厚度。
3.根据权利要求1所述的焊垫结构,其特征在于:所述焊垫金属层的上表面设有与所述第二窗口相对应连接的凹槽。
4.根据权利要求3所述的焊垫结构,其特征在于:所述焊垫结构还包括第三阻挡层,所述第三阻挡层位于所述凹槽的两侧,且位于所述焊垫金属层的上表面与所述第二钝化层之间。
5.根据权利要求1所述的焊垫结构,其特征在于:所述第一阻挡层的材料为Ti、Ti/TiN、Ta或Ta/TaN;所述第二阻挡层的材料为Ti、Ti/TiN、Ta或Ta/TaN。
6.根据权利要求5所述的焊垫结构,其特征在于:所述第一阻挡层的材料为Ti;所述第二阻挡层的材料为Ti/TiN。
7.一种焊垫结构的制作方法,其特征在于:包括以下步骤:
提供芯片,所述芯片顶部设有介电层及包埋在所述介电层中的顶层金属层,所述介电层的上表面与所述顶层金属层的上表面平齐;
在所述介电层和所述顶层金属层上形成第一钝化层,并在所述第一钝化层内形成第一窗口,所述第一窗口暴露出部分所述顶层金属层;
在所述第一窗口的底部、侧壁和所述第一钝化层上形成第一阻挡层;
在所述第一阻挡层上形成第二阻挡层;
在所述第二阻挡层上形成焊垫金属层;
在所述第一钝化层和所述焊垫金属层上形成第二钝化层,并在所述第二钝化层内形成第二窗口,所述第二窗口暴露出部分所述焊垫金属层。
8.根据权利要求7所述的焊垫结构的制作方法,其特征在于:在所述第一窗口的底部、侧壁和所述第一钝化层上形成第一阻挡层之后,还包括对所述第一阻挡层刻蚀的步骤。
9.根据权利要求8所述的焊垫结构的制作方法,其特征在于:对所述第一阻挡层刻蚀完成后,位于所述第一窗口侧壁上的所述第一阻挡层的厚度大于位于所述第一窗口底部及所述第一钝化层上的所述第一阻挡层的厚度。
10.根据权利要求7所述的焊垫结构的制作方法,其特征在于:在所述第二阻挡层形成焊垫金属层之后,还包括一在所述焊垫金属层上形成第三阻挡层的步骤。
11.根据权利要求10所述的焊垫结构的制作方法,其特征在于:在所述焊垫金属层上形成所述第三阻挡层之后,还包括一图形化所述焊垫金属层、所述第一阻挡层、所述第二阻挡层和所述第三阻挡层以形成焊垫结构的步骤。
12.根据权利要求7所述的焊垫结构的制作方法,其特征在于:在所述第一钝化层和所述焊垫金属层上形成第二钝化层,并在所述第二钝化层内形成第二窗口之后,还包括一在所述焊垫金属层的上表面形成于所述第二窗口相对应连接的凹槽的步骤。
CN201510028304.3A 2015-01-20 2015-01-20 焊垫结构及制作方法 Active CN105870090B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510028304.3A CN105870090B (zh) 2015-01-20 2015-01-20 焊垫结构及制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510028304.3A CN105870090B (zh) 2015-01-20 2015-01-20 焊垫结构及制作方法

Publications (2)

Publication Number Publication Date
CN105870090A true CN105870090A (zh) 2016-08-17
CN105870090B CN105870090B (zh) 2019-03-12

Family

ID=56623069

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510028304.3A Active CN105870090B (zh) 2015-01-20 2015-01-20 焊垫结构及制作方法

Country Status (1)

Country Link
CN (1) CN105870090B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109166821A (zh) * 2018-08-28 2019-01-08 武汉新芯集成电路制造有限公司 阻挡层的形成方法、三维集成器件的形成方法以及晶圆

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100151672A1 (en) * 2006-06-28 2010-06-17 Samsung Electronics Co., Ltd. Methods of forming metal interconnection structures
US20110256711A1 (en) * 2006-08-28 2011-10-20 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US8148257B1 (en) * 2010-09-30 2012-04-03 Infineon Technologies Ag Semiconductor structure and method for making same
CN102790032A (zh) * 2011-05-16 2012-11-21 中芯国际集成电路制造(上海)有限公司 一种互连结构及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100151672A1 (en) * 2006-06-28 2010-06-17 Samsung Electronics Co., Ltd. Methods of forming metal interconnection structures
US20110256711A1 (en) * 2006-08-28 2011-10-20 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US8148257B1 (en) * 2010-09-30 2012-04-03 Infineon Technologies Ag Semiconductor structure and method for making same
CN102790032A (zh) * 2011-05-16 2012-11-21 中芯国际集成电路制造(上海)有限公司 一种互连结构及其形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109166821A (zh) * 2018-08-28 2019-01-08 武汉新芯集成电路制造有限公司 阻挡层的形成方法、三维集成器件的形成方法以及晶圆
CN109166821B (zh) * 2018-08-28 2020-02-21 武汉新芯集成电路制造有限公司 阻挡层的形成方法、三维集成器件的形成方法以及晶圆

Also Published As

Publication number Publication date
CN105870090B (zh) 2019-03-12

Similar Documents

Publication Publication Date Title
US7663250B2 (en) Wafer level package and manufacturing method thereof
CN110943060B (zh) 半导体结构及其制造方法
CN103222052B (zh) 金属电熔断器的结构
JP2008177249A (ja) 半導体集積回路のボンディングパッド、その製造方法、半導体集積回路、並びに電子機器
US7977795B2 (en) Semiconductor device, method of fabricating the same, and pattern generating method
CN103098197B (zh) 用于制造具有贯通接触件的半导体部件的方法和具有贯通接触件的半导体部件
JP5919128B2 (ja) 半導体装置とその製造方法
CN102842597B (zh) 半导体芯片和半导体器件
CN102651356B (zh) 在迹线上凸块结构中延伸的金属迹线
US9053973B2 (en) Semiconductor device
US7449764B2 (en) Semiconductor device and method of manufacturing the same
US8564090B2 (en) Semiconductor device and method of manufacturing semiconductor device
US8044482B2 (en) Semiconductor device
US7981771B2 (en) Structures and methods to enhance Cu interconnect electromigration (EM) performance
TWI578471B (zh) 半導體元件及其製造方法
CN105870090A (zh) 焊垫结构及制作方法
JP6706520B2 (ja) 半導体集積回路チップ及び半導体集積回路ウェーハ
JP4777899B2 (ja) 半導体装置
TW201508889A (zh) 半導體裝置及半導體裝置之製造方法
CN105489581A (zh) 半导体结构及其制作方法
US9064786B2 (en) Dual three-dimensional (3D) resistor and methods of forming
TWI669798B (zh) 晶圓級晶片封裝結構及其製造方法
CN105206600B (zh) 半导体测试结构
US8168526B2 (en) Semiconductor chip package and method for manufacturing thereof
KR102199128B1 (ko) 반도체 장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant