CN109166821B - 阻挡层的形成方法、三维集成器件的形成方法以及晶圆 - Google Patents

阻挡层的形成方法、三维集成器件的形成方法以及晶圆 Download PDF

Info

Publication number
CN109166821B
CN109166821B CN201810990610.9A CN201810990610A CN109166821B CN 109166821 B CN109166821 B CN 109166821B CN 201810990610 A CN201810990610 A CN 201810990610A CN 109166821 B CN109166821 B CN 109166821B
Authority
CN
China
Prior art keywords
wafer
barrier layer
layer
sub
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810990610.9A
Other languages
English (en)
Other versions
CN109166821A (zh
Inventor
邹文
王春林
胡胜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Original Assignee
Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuhan Xinxin Semiconductor Manufacturing Co Ltd filed Critical Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority to CN201810990610.9A priority Critical patent/CN109166821B/zh
Publication of CN109166821A publication Critical patent/CN109166821A/zh
Application granted granted Critical
Publication of CN109166821B publication Critical patent/CN109166821B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种阻挡层的形成方法、三维集成器件的形成方法以及晶圆。所述阻挡层的形成方法包括：提供一衬底，所述衬底上形成有金属层；在所述金属层上依次形成第1子阻挡层至第n‑1子阻挡层，形成所述第1子阻挡层至第n‑1子阻挡层时温度大于200℃，并在所述第1子阻挡层至第n‑1子阻挡层的每一层形成之后，对所述衬底进行散热处理；以及在所述第n‑1子阻挡层上形成第n子阻挡层，所述第1子阻挡层至第n子阻挡层共同构成阻挡层；其中，n≥2，且，n为整数。本发明可降低在晶圆互连时互连线断开的风险，进一步的，采用了上述方法形成的阻挡层的晶圆进行键合以形成三维集成器件时，可以降低晶圆互连时互连线断开的风险。

Description

阻挡层的形成方法、三维集成器件的形成方法以及晶圆
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种阻挡层的形成方法、三维集成器件的形成方法以及晶圆。
背景技术
随着微电子技术的不断进步，集成电路的特征尺寸不断缩小，互连密度不断提高，同时用户对高性能低耗电的要求不断提高。在这种情况下，靠进一步缩小互连线的线宽来提高性能的方式受到材料物理特性和设备工艺的限制，二维互连线的电阻电容(RC)延迟逐渐成为限制半导体芯片性能提高的瓶颈。硅通孔(Through Silicon Via，简称TSV)工艺通过将多个功能完全相同，部分相同或完全不同的芯片进行三维集成，以在保持芯片体积的同时能够大规模提高芯片的功能，三维集成工艺还能大幅度缩短功能芯片之间的金属互连，以有效地降低芯片功耗，减小延迟，提高性能，扩展功能。因此，TSV技术已经被广泛认为是继键合、载带焊和倒装芯片后的第四代封装技术，将逐渐成为高密度封装领域的主流技术。
TSV是在晶圆和晶圆之间通过刻蚀、激光钻孔等方式制作垂直导通孔，然后通过在TSV中填充互连线分别与同时暴露的不同晶圆的金属层连接实现晶圆间互连。如图1所示，在现有的TSV工艺中，需要通过刻蚀工艺将位于晶圆的金属层11表面的阻挡层12打开，以露出金属层11。在此过程中，晶圆的金属层11表面通常会存在突起状缺陷，在阻挡层12被打开时，这些突起状缺陷可能会导致其上方的阻挡层12提前断裂并产生一些副产物a，即金属扩散状缺陷，这些金属扩散状缺陷会影响后续的互连线的填充，造成互连线断开的问题。
发明内容
本发明的目的在于提供一种阻挡层的形成方法，以减少突起状缺陷。
本发明的另一目的在于提供一种三维集成器件的形成方法，以降低在晶圆互连时互连线断开的风险。
为了实现上述目的，本发明提供了一种阻挡层的形成方法，所述方法包括：
提供一衬底，所述衬底上形成有金属层；在所述金属层上依次形成第1子阻挡层至第n-1子阻挡层，形成所述第1子阻挡层至第n-1子阻挡层时温度大于200℃，并在所述第1子阻挡层至第n-1子阻挡层的每一层形成之后，对所述衬底进行散热处理；以及在所述第n-1子阻挡层上形成第n子阻挡层，所述第1子阻挡层至第n子阻挡层共同构成阻挡层；其中，n≥2，且，n为整数。
可选的，所述阻挡层的厚度大于等于
Figure BDA0001780695640000021
可选的，在所述第1子阻挡层至第n-1子阻挡层的每一层形成之后，将所述衬底传送出形成阻挡层的形成环境，并放置在常温环境中，以对所述衬底进行散热处理。
本发明还提供了一种晶圆，包括阻挡层，所述阻挡层依次包括第1子阻挡层至第n子阻挡层，其中，n≥2，且n为整数。
可选的，所述晶圆还包括衬底、第一绝缘层以及金属层，所述衬底、第一绝缘层、金属层以及阻挡层依次设置。
本发明还提供了一种三维集成器件的形成方法，包括：
提供键合后多个晶圆，每个晶圆包括衬底、形成于所述衬底上的第一绝缘层、嵌设于所述第一绝缘层中的金属层、覆盖所述金属层和第一绝缘层的阻挡层、以及覆盖所述阻挡层的第二绝缘层，所述多个晶圆通过填充在硅通孔中的互连线实现金属层之间的互连；其中，至少一个晶圆上的阻挡层是采用如上述的方法形成的。
可选的，所述多个晶圆包括第一晶圆和第二晶圆，所述方法具体包括：
提供第一晶圆和第二晶圆，所述第一晶圆和第二晶圆上的阻挡层均采用如上述的方法形成；键合所述第一晶圆和第二晶圆，所述第一晶圆的第二绝缘层面向所述第二晶圆的第二绝缘层；以及形成硅通孔、开口和互连线，所述硅通孔贯穿所述第一晶圆的阻挡层、第二绝缘层以及所述第二晶圆的衬底、阻挡层、第二绝缘层，并暴露所述第一晶圆的金属层，所述开口贯穿所述第二晶圆的衬底并暴露所述第二晶圆的金属层，所述互连线填充所述硅通孔和开口，以实现所述第一金属层与第二金属层的互连。
可选的，所述第一晶圆的阻挡层和所述第二晶圆的阻挡层的厚度大于
可选的，所述多个晶圆包括第一晶圆、第二晶圆和第三晶圆，所述方法具体包括：
提供第一晶圆和第二晶圆，所述第一晶圆和第二晶圆上的阻挡层均采用如上述的方法形成；键合所述第一晶圆和第二晶圆，所述第一晶圆的第二绝缘层面向所述第二晶圆的第二绝缘层；形成第一硅通孔、第一开口和第一互连线；所述第一硅通孔贯穿第二晶圆的衬底、第一绝缘层、阻挡层、第二绝缘层以及第一晶圆的第二绝缘层和阻挡层，并暴露所述第一晶圆的金属层；所述第一开口贯穿第二晶圆的衬底并暴露所述第二晶圆的金属层，所述第一互连线填充所述第一硅通孔和第一开口；依次在第一互连线上形成阻挡层和第三绝缘层，所述第一互连线上的阻挡层采用如上述的方法形成；提供第三晶圆，所述第三晶圆上的阻挡层采用如权上述的方法形成；键合所述第三晶圆和第二晶圆，所述第三晶圆的第二绝缘层面向所述第二晶圆的第三绝缘层；以及形成第二硅通孔、第二开口和第二互连线；所述第二硅通孔贯穿第二晶圆的第三绝缘层、所述第一互连线上的阻挡层、以及第三晶圆的衬底、第一绝缘层、阻挡层和第二绝缘层，并暴露第一互连线；所述第二开口贯穿第三晶圆的衬底并暴露所述第三晶圆的金属层；所述第二互连线填充所述第二硅通孔和第二开口，以实现所述第一晶圆、第二晶圆和第三晶圆的互连。
可选的，所述第一晶圆、第二晶圆、第三晶圆的阻挡层和所述第一互连线上的阻挡层的厚度大于
Figure BDA0001780695640000032
本发明的有益效果如下：
本发明所提供的一种阻挡层的形成方法，通过在所述金属层上依次形成第1子阻挡层至第n-1子阻挡层，形成所述第1子阻挡层至第n-1子阻挡层时温度大于200℃，并在所述第1子阻挡层至第n-1子阻挡层的每一层形成之后，对所述衬底进行散热处理，以使得阻挡层分多次形成，并在每一子阻挡层形成后进行散热处理，从而减小位于阻挡层下方的金属层表面所产生的突起状缺陷的数量。
另外，多个晶圆键合时，至少一个晶圆上的阻挡层采用上述的方法形成，其降低了在晶圆互连时互连线断开的风险。
附图说明
图1为阻挡层上形成有金属扩散缺陷后的示意图；
图2为突起状缺陷形成过程的原理示意图；
图3为本发明一实施例提供的阻挡层的形成方法的流程示意图；
图4a-4d为本发明一实施例提供的阻挡层形成过程中的结构示意图；
图5为本发明一实施例提供的两个晶圆键合后形成的三维集成器件的结构示意图；
图6为本发明一实施例金属层表面所形成的突起状缺陷与实际制程中所形成的突起状缺陷的数量的对比图；
图7为本发明一实施例提供的三个晶圆键合后形成的三维集成器件的结构示意图。
附图标记说明：
a-副产物；b-金属层表面的细小的晶粒；b’-突起状缺陷；F-压应力；
c1-1次形成阻挡层时金属层表面突起状缺陷的数量；
c2-形成第1子阻挡层和第2子阻挡层以形成阻挡层时金属层表面突起
状缺陷的数量；
c3-形成第1子阻挡层至第3子阻挡层以形成阻挡层时金属层表面突起
状缺陷的数量；
10-晶圆；11-金属层；12-阻挡层；
100-衬底；200-金属层；
301-第1子阻挡层；302-第2子阻挡层；303-第3子阻挡层；300-阻挡层；
400-第一晶圆；410-第一晶圆的衬底；420-第一晶圆的第一绝缘层；430-第一晶圆的金属层；440-第一晶圆的阻挡层，450-第一晶圆的第二绝缘层；
500-第二晶圆；510-第二晶圆的衬底；520-第二晶圆的第一绝缘层；530-第二晶圆的金属层；540-第二晶圆的阻挡层，550-第二晶圆的第二绝缘层；560-第二晶圆的第三绝缘层；570-位于第一互连线上的阻挡层；
600-互连线；
610-第一互连线；620-第二互连线；
700-第三晶圆；710-第二晶圆的衬底；720-第二晶圆的第一绝缘层；730-第二晶圆的金属层；740-第二晶圆的阻挡层，750-第二晶圆的第二绝缘层。
具体实施方式
如背景技术所述，在TSV工艺中刻蚀阻挡层时，由于金属层表面具有突起状缺陷，使得位于突起状缺陷上方的阻挡层率先暴露出其下方的金属层，而率先暴露出来的金属层与刻蚀工艺中的反应气体或者酸发生反应，并产生难以清洗掉的聚合物，这些聚合物会影响后续TSV中的金属填充工艺，从而引起互连线断开的问题。
如图2所示，在晶圆10的金属层11(例如是铜，铝等)形成过程中，金属层11中具有不规则分布的晶粒，之后金属层11的表面在经过平坦化处理之后，金属层11的表面依然存在一些细小的晶粒b。而金属层11上的阻挡层12是通过化学气相沉积的方式形成的，比如，该形成方式的工艺温度为300℃，工艺时间50秒，晶圆的阻挡层的厚度为
Figure BDA0001780695640000051
由于阻挡层12在形成时一直处于高温环境，使得晶圆10内部特别是阻挡层12以及与之相邻的金属层11中在此过程中一次性累积了大量的热能，而这些热能在金属层中产生了压应力F，进而使得金属层11表面的部分细小晶粒b产生位移，从而在金属层表面产生了突起状缺陷b’，而这些突起状缺陷b’的高度较高时，特别是当高度大于等于阻挡层厚度的30％时，在三维集成中互连线集成时会造成互连线断开。
基于上述研究，本发明提供一种阻挡层形成方法，通过在衬底上形成第1子阻挡层至第n子阻挡层以形成阻挡层，其中，n≥2，且n为整数，且在第1子阻挡层至第n-1子阻挡层的每一层形成后，对所述衬底进行散热处理，以降低累积在晶圆内部的热能，特别是降低了累积在晶圆中阻挡层以及与之相邻的金属层热能，从而减小了金属中的压应力，进而有效改善了金属层表面所形成的突起状缺陷的数量。
另外，本发明还提供了一种三维集成器件的形成方法，其通过采用上述方法制备而成的晶圆来进行三维集成，以减少晶圆中出现的造成晶圆互连时互连线断开的突起状缺陷的数量，从而有效降低了晶圆互连时互连线断开的风险。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。
图3为本实施例提供的阻挡层的形成方法的流程示意图。如图3所示，本实施例提供了一种阻挡层的形成方法，所述方法包括：
步骤S11：提供一衬底，所述衬底上形成有金属层；
步骤S12：在所述金属层上依次形成第1子阻挡层至第n-1子阻挡层，形成所述第1子阻挡层至第n-1子阻挡层时温度大于200℃，并在所述第1子阻挡层至第n-1子阻挡层的每一层形成之后，对所述衬底进行散热处理；
步骤S13：在所述第n-1子阻挡层上形成第n子阻挡层，所述第1子阻挡层至第n子阻挡层共同构成阻挡层；
其中，n≥2，且，n为整数。
图4a-4d为本实施例提供的阻挡层形成过程中的结构示意图。下面结合图4a-4d对本发明实施例所提供的阻挡层形成的方法进行详细介绍。如图4a-4d所示，首先执行步骤S11，提供一衬底100，所述衬底上形成有金属层200，所述金属层200的材质例如是金属铜或铝等常规使用的金属。
接着执行步骤S12，在所述衬底100上由下至上依次形成第1子阻挡层至第n-1子阻挡层，形成所述第1子阻挡层至第n-1子阻挡层时温度大于200℃，并在所述第1子阻挡层至第n-1子阻挡层的每一层形成之后，对所述衬底100进行散热处理。
所述第1子阻挡层至第n-1子阻挡层例如是通过化学气相沉积的方式形成。所述第1子阻挡层至第n-1子阻挡层的材质相同，且其材质例如是氮化合物、氮氧化合物或碳氮化合物。优选的，所述第1子阻挡层至第n-1子阻挡层的厚度相同，且所述第1子阻挡层至第n-1子阻挡层的横截面的形状、大小均相同。在所述第1子阻挡层至第n-1子阻挡层的每一层形成之后，所述衬底例如是传送出形成阻挡层的形成环境，并放置在常温环境中，以对所述衬底进行冷却散热，进而防止衬底特别是第1子阻挡层以及与之相邻部分的热能累积。
需要理解的是，在其它实施例中，所述第1子阻挡层至第n-1子阻挡层的厚度可以不同，其具体根据实际工艺需求进行变化。另外，对所述衬底进行冷却散热的方式还可以通过冷却装置(例如是冷却站)或者冷却介质(例如是水冷的方式)对衬底进行冷却。
在本实施例中，所述衬底100例如是硅衬底，n取值例如是3，所述第1子阻挡层301和第2子阻挡层302。
接着执行步骤S13，在所述第n-1子阻挡层上形成第n子阻挡层，所述第1子阻挡层至第n子阻挡层共同构成阻挡层300，其中，n≥2，且，n为整数。
所述第1子阻挡层至第n子阻挡层的层数优选的在3～6之间，即优选的n值在3～6之间。所述第n子阻挡层的形成方式与所述第1子阻挡层的形成方式相同。所述第n子阻挡层的材质与所述第1子阻挡层的材质相同。所述第n子阻挡层的厚度与所述第1子阻挡层的厚度优选的为相同，且第n子阻挡层与所述第1子阻挡层的横截面的形状、大小优选的均相同。所述阻挡层300的厚度大于等于
Figure BDA0001780695640000071
当然，所述第n子阻挡层的厚度也可以与所述第1子阻挡层的厚度不同。
在本实施例中，n的取值为3，即，所述第1子阻挡层至第3子阻挡层共同构成阻挡层300。
可以理解的是，在第n子阻挡层形成之后，阻挡层300已经形成完毕，衬底将会被传送出阻挡层沉积的环境，因此，此处无需进行散热处理。
所述阻挡层的形成方法还包括：在所述第1子阻挡层形成之前，平坦化处理所述金属层200的表面。在本步骤中，所述金属层200表面例如是采用化学机械研磨(CMP)工艺平坦化进行处理的。
由上可知，在第1子阻挡层至第n子阻挡层形成过程中累积了较少的热能，该热能在金属铜中产生较少的压应力，由此可确保位于金属铜层表面的晶粒发生较小的位移或者不发生位移，相比于一次形成阻挡层，其减少了金属层表面突起状缺陷的产生的数量，同时降低了所产生的金属层表面突起状缺陷的高度，从而有效改善了金属层表面所形成的突起状缺陷。
图6为金属层表面所形成的突起状缺陷与实际制程中所形成的突起状缺陷的数量的对比图。图6是采用形成第一子阻挡层至第三子阻挡层以形成阻挡层的方法，温度350℃，阻挡层的厚度为
Figure BDA0001780695640000081
以形成图4d中的阻挡层。如图6所示，一次形成阻挡层时金属层表面突起状缺陷的数量c1超过9000个，形成第1子阻挡层和第2子阻挡层以形成阻挡层时金属层表面突起状缺陷的数量c2在3000～5000个之间，形成第1子阻挡层至第n子阻挡层以形成阻挡层时，当n≥3时，金属层表面突起状缺陷的数量c3小于2000个。由上可知，通过形成第1子阻挡层至第n子阻挡层以形成阻挡层，且在第1子阻挡层至第n-1子阻挡层的每一层形成后，对所述衬底进行散热处理，降低了累积在晶圆内部的热能，减少了金属层表面产生突起状缺陷的数量。
请继续参阅图4d，本发明还提供了一种晶圆，所述晶圆依次包括衬底100、第一绝缘层(图中未示出)、金属层200以及阻挡层300，其中，所述阻挡层依次包括第1子阻挡层至第n子阻挡层，其中，n≥2，且n为整数。
在本实施例中，所述阻挡层例如是包括第一子阻挡层至第3子阻挡层301、302、303。
所述晶圆还包括叠加在所述阻挡层上方的第二绝缘层。
由上可知，本实施例中的阻挡层依次包括第1子阻挡层至第n子阻挡层，使得第1子阻挡层至第n子阻挡层形成过程中累积了较少的热能，该热能在金属铜中产生较少的压应力，由此可确保位于金属铜层表面的晶粒发生较小的位移或者不发生位移，相比于一次形成阻挡层，其减少了晶圆的金属层表面突起状缺陷的产生的数量，同时降低了所产生的金属层表面突起状缺陷的高度，从而有效改善了晶圆的金属层表面所形成的突起状缺陷。
本发明还提供一种三维集成器件的形成方法，该方法包括以下步骤：
提供键合后多个晶圆，每个晶圆包括衬底、形成于所述衬底上的第一绝缘层、嵌设于所述第一绝缘层中的金属层、覆盖所述金属层和第一绝缘层的阻挡层、以及覆盖所述阻挡层的第二绝缘层，所述多个晶圆通过填充在硅通孔中的互连线实现金属层之间的互连；
其中，至少一个晶圆上的阻挡层是采用上述的方法形成的。
图5为本实施例提供的两个晶圆键合后形成的三维集成器件的结构示意图。如图5所示，当所述多个晶圆包括第一晶圆和第二晶圆时，所述方法具体包括：
步骤S21：提供第一晶圆和第二晶圆，所述第一晶圆和第二晶圆上的阻挡层均采用上述的方法形成；
步骤S22：键合所述第一晶圆和第二晶圆，所述第一晶圆的第二绝缘层面向所述第二晶圆的第二绝缘层；以及
步骤S23：形成硅通孔、开口和互连线，所述硅通孔贯穿所述第一晶圆的阻挡层、第二绝缘层以及所述第二晶圆的衬底、阻挡层、第二绝缘层，并暴露所述第一晶圆的金属层，所述开口贯穿所述第二晶圆的衬底并暴露所述第二晶圆的金属层，所述互连线填充所述硅通孔和开口，以实现所述第一金属层与第二金属层的互连。
下面结合图5对上述三维集成器件的形成方法进行详细介绍。
首先执行步骤S21：提供第一晶圆400和第二晶圆500，所述第一晶圆400包括第一晶圆的衬底410、衬底410上的第一绝缘层420、嵌设在所述第一绝缘层420中的金属层430、位于第一绝缘层420和金属层430上的阻挡层440、位于阻挡层440上的第二绝缘层450，所述第二晶圆500包括第二晶圆的衬底510、衬底510上的第一绝缘层520、嵌设在所述第一绝缘层520中金属层530、位于第一绝缘层520和金属层530上的阻挡层540、位于阻挡层540上的第二绝缘层550。所述第一晶圆400和第二晶圆500的阻挡层均采用上述阻挡层形成的方法形成，即，在第一晶圆的金属层430上依次形成第一晶圆的第1子阻挡层至第n-1子阻挡层，形成所述第一晶圆的第1子阻挡层至第n-1子阻挡层时温度大于200℃，并在所述第一晶圆的第1子阻挡层至第n-1子阻挡层的每一层形成之后，对所述第一晶圆的衬底进行散热处理；以及在所述第一晶圆的第n-1子阻挡层上形成第一晶圆的第n子阻挡层，所述第一晶圆的第1子阻挡层至第n子阻挡层共同构成第一晶圆的阻挡层440；在第二晶圆的金属层530上依次形成第二晶圆的第1子阻挡层至第m-1子阻挡层，形成所述第二晶圆的第1子阻挡层至第m-1子阻挡层时温度大于200℃，并在所述第二晶圆的第1子阻挡层至第m-1子阻挡层的每一层形成之后，对所述第二晶圆的衬底进行散热处理；以及在所述第二晶圆的第m-1子阻挡层上形成第二晶圆的第m子阻挡层，所述第二晶圆的第1子阻挡层至第n子阻挡层共同构成第二晶圆的阻挡层440，其中n≥2，且，n为整数；m≥2，且，m为整数。
需要说明的是，m与n的取值可以相同，也可以不同，m与n的取值分别根据第一晶圆的阻挡层440和第二晶圆的阻挡层540的厚度，即，n的取值根据第一晶圆的阻挡层440的厚度以及实际的工艺需求进行变换，m的取值根据第二晶圆的阻挡层540的厚度以及实际的工艺需求进行变换。
其中，所述第一晶圆的阻挡层的厚度优选的大于
Figure BDA0001780695640000101
所述第二晶圆的阻挡层的厚度优选的大于
Figure BDA0001780695640000102
在本步骤中，所述第一晶圆的金属层430与所述第二晶圆的金属层530的材质可以相同例如均是铜或铝，也可以不同，例如第一晶圆的金属层430的材质是铜，第二晶圆的金属层530的材质是铝。在本实施例中，所述第一晶圆的衬底410和第二晶圆的衬底510例如均是硅衬底，所述第一晶圆的金属层430与所述第二晶圆的金属层530的材质相同，且均是铜。
在本步骤中，由于第一晶圆的金属层和第二晶圆的金属层的表面产生的突起状缺陷的的数量较少，进一步的，由于第一晶圆的金属层和第二晶圆的金属层的表面上产生的高度大于等于30％的阻挡层的突起状缺陷的数量较少，而当突起状缺陷的高度大于等于30％的阻挡层厚度时在后续互连线形成时会存在互连线断开的风险。因此，通过形成第一晶圆的第1子阻挡层至第n子阻挡层以形成第一晶圆的阻挡层，且在第一晶圆的第1子阻挡层至第n-1子阻挡层之后的散热处理，同时通过形成第二晶圆的第1子阻挡层至第m子阻挡层以形成第二晶圆的阻挡层，且在第二晶圆的第1子阻挡层至第m-1子阻挡层之后的散热处理，使得第一晶圆和第二晶圆中累积较少的热能，以降低在后续的互连线形成时的互连线断开的风险。
接着执行步骤S22，键合所述第一晶圆400和第二晶圆500，所述第一晶圆的第二绝缘层面向所述第二晶圆的第二绝缘层。
在其他实施例中，所述第一晶圆的第二绝缘层也可以背向所述第二晶圆的第二绝缘层。
接着执行步骤S23，形成硅通孔、开口和互连线600，所述硅通孔贯穿所述第一晶圆的阻挡层440、第二绝缘层450、以及所述第二晶圆的衬底510、阻挡层540、第二绝缘层550，并暴露所述第一晶圆的金属层430，所述开口贯穿所述第二晶圆的衬底510并暴露所述第二晶圆的金属层530，所述互连线600填充所述硅通孔和开口，以实现所述第一金属层430与第二金属层530的互连。
在本步骤中，由于上述第一晶圆的阻挡层440和第二晶圆的阻挡层540均在形成过程中累积较少的热能，使得第一晶圆的金属层430和第二晶圆的金属层530的表面上形成较少的存在互连线断开的风险的突起状缺陷，从而降低了互连线600断开的风险，即，降低了第一金属层430互连无法实现互连的风险。
图7为本实施例提供的三个晶圆键合后形成的三维集成器件的结构示意图。如图7所示，当所述多个晶圆包括第一晶圆、第二晶圆和第三晶圆时，所述方法具体包括：
步骤S31：提供第一晶圆400和第二晶圆500，所述第一晶圆400和第二晶圆500上的阻挡层440、540均采用上述的方法形成；
步骤S32：键合所述第一晶圆400和第二晶圆500，所述第一晶圆的第二绝缘层450面向所述第二晶圆的第二绝缘层550；
步骤S33：形成第一硅通孔、第一开口和第一互连线610；所述第一硅通孔贯穿第二晶圆的衬底510、第一绝缘层520、阻挡层、第二绝缘层550以及第一晶圆的第二绝缘层450和阻挡层440，并暴露所述第一晶圆的金属层430；所述第一开口贯穿第二晶圆的衬底510并暴露所述第二晶圆的金属层530，所述第一互连线610填充所述第一硅通孔和第一开口；
步骤S34：依次在第一互连线610上形成阻挡层570和第三绝缘层560，所述第一互连线上的阻挡层570采用上述的方法形成；
步骤S35：提供第三晶圆700，所述第三晶圆上的阻挡层740采用上述的方法形成；
步骤S36：键合所述第三晶圆700和第二晶圆500，所述第三晶圆的第二绝缘层750面向所述第二晶圆的第三绝缘层560；以及
步骤S37：形成第二硅通孔、第二开口和第二互连线620；所述第二硅通孔贯穿第二晶圆的第三绝缘层560、所述第一互连线上的阻挡层570、以及第三晶圆的衬底710、第一绝缘层720、阻挡层740和第二绝缘层750，并暴露第一互连线610；所述第二开口贯穿第三晶圆的衬底710并暴露所述第三晶圆的金属层730；所述第二互连线620填充所述第二硅通孔和第二开口，以实现所述第一晶圆400、第二晶圆500和第三晶圆700的互连。
其中，所述第一晶圆、第二晶圆、第三晶圆的阻挡层440、540、740和所述第一互连线上的阻挡层570的厚度大于
Figure BDA0001780695640000121
需要说明的是，上述是以两个晶圆相互键合以及三个晶圆相互键合形成三维集成器件为例进行的说明，但应理解，也可以是四个以上晶圆相互键合形成三维集成器件，这些晶圆中的部分或全部均可以采用上述的方法形成阻挡层。
综上所述，本发明通过在衬底上形成第1子阻挡层至第n子阻挡层以形成阻挡层，且在第1子阻挡层至第n子阻挡层的每一层形成后，对所述衬底进行散热处理，以降低累积在晶圆内部的热能，特别是降低累积在阻挡层以及与之相邻的金属层中的热能，有效降低了这些热能在金属中产生的压应力，进而减少了金属层表面的可以造成三维集成工艺中引起互连线断开的突起状缺陷数量，降低了三维集成时互连线断开的风险。
此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”、“第n-1”、“第n”、“第m-1”、“第m”的描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种阻挡层的形成方法，其特征在于，所述方法包括：
提供一衬底，所述衬底上形成有金属层；
在所述金属层上依次形成第1子阻挡层至第n-1子阻挡层，形成所述第1子阻挡层至第n-1子阻挡层时温度大于200℃，并在所述第1子阻挡层至第n-1子阻挡层的每一层形成之后，对所述衬底进行散热处理；以及
在所述第n-1子阻挡层上形成第n子阻挡层，所述第1子阻挡层至第n子阻挡层共同构成阻挡层；
其中，n≥2，且n为整数。
2.如权利要求1所述的方法，其特征在于，所述阻挡层的厚度大于等于
Figure FDA0002284609790000011
3.如权利要求1所述的方法，其特征在于，在所述第1子阻挡层至第n-1子阻挡层的每一层形成之后，将所述衬底传送出形成阻挡层的形成环境，并放置在常温环境中，以对所述衬底进行散热处理。
4.一种晶圆，其特征在于，包括采用如权利要求1至3中任一项所述的方法形成的阻挡层，所述阻挡层依次包括第1子阻挡层至第n子阻挡层，其中，n≥2，且n为整数。
5.如权利要求4所述的晶圆，其特征在于，所述晶圆还包括衬底、第一绝缘层以及金属层，所述衬底、第一绝缘层、金属层以及阻挡层依次设置。
6.一种三维集成器件的形成方法，其特征在于，包括：
提供键合后多个晶圆，每个晶圆包括衬底、形成于所述衬底上的第一绝缘层、嵌设于所述第一绝缘层中的金属层、覆盖所述金属层和第一绝缘层的阻挡层、以及覆盖所述阻挡层的第二绝缘层，所述多个晶圆通过填充在硅通孔中的互连线实现金属层之间的互连；
其中，至少一个晶圆上的阻挡层是采用如权利要求1至3中任一项所述的方法形成的。
7.如权利要求6所述的方法，其特征在于，所述多个晶圆包括第一晶圆和第二晶圆，所述方法具体包括：
提供第一晶圆和第二晶圆，所述第一晶圆和第二晶圆上的阻挡层均采用如权利要求1至3中任一项所述的方法形成；
键合所述第一晶圆和第二晶圆，所述第一晶圆的第二绝缘层面向所述第二晶圆的第二绝缘层；以及
形成硅通孔、开口和互连线，所述硅通孔贯穿所述第一晶圆的阻挡层、第二绝缘层以及所述第二晶圆的衬底、阻挡层、第二绝缘层，并暴露所述第一晶圆的金属层，所述开口贯穿所述第二晶圆的衬底并暴露所述第二晶圆的金属层，所述互连线填充所述硅通孔和开口，以实现第一金属层与第二金属层的互连。
8.如权利要求7所述的方法，其特征在于，所述第一晶圆的阻挡层和所述第二晶圆的阻挡层的厚度大于
Figure FDA0002284609790000021
9.如权利要求6所述的方法，其特征在于，所述多个晶圆包括第一晶圆、第二晶圆和第三晶圆，所述方法具体包括：
提供第一晶圆和第二晶圆，所述第一晶圆和第二晶圆上的阻挡层均采用如权利要求1至3中任一项所述的方法形成；
键合所述第一晶圆和第二晶圆，所述第一晶圆的第二绝缘层面向所述第二晶圆的第二绝缘层；
形成第一硅通孔、第一开口和第一互连线；所述第一硅通孔贯穿第二晶圆的衬底、第一绝缘层、阻挡层、第二绝缘层以及第一晶圆的第二绝缘层和阻挡层，并暴露所述第一晶圆的金属层；所述第一开口贯穿第二晶圆的衬底并暴露所述第二晶圆的金属层，所述第一互连线填充所述第一硅通孔和第一开口；
依次在第一互连线上形成阻挡层和第三绝缘层，所述第一互连线上的阻挡层采用如权利要求1至5中任一项所述的方法形成；
提供第三晶圆，所述第三晶圆上的阻挡层采用如权利要求1至5中任一项所述的方法形成；
键合所述第三晶圆和第二晶圆，所述第三晶圆的第二绝缘层面向所述第二晶圆的第三绝缘层；以及
形成第二硅通孔、第二开口和第二互连线；所述第二硅通孔贯穿第二晶圆的第三绝缘层、所述第一互连线上的阻挡层、以及第三晶圆的衬底、第一绝缘层、阻挡层和第二绝缘层，并暴露第一互连线；所述第二开口贯穿第三晶圆的衬底并暴露所述第三晶圆的金属层；所述第二互连线填充所述第二硅通孔和第二开口，以实现所述第一晶圆、第二晶圆和第三晶圆的互连。
10.如权利要求9所述的方法，其特征在于，所述第一晶圆、第二晶圆、第三晶圆的阻挡层和所述第一互连线上的阻挡层的厚度大于
Figure FDA0002284609790000031
CN201810990610.9A 2018-08-28 2018-08-28 阻挡层的形成方法、三维集成器件的形成方法以及晶圆 Active CN109166821B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810990610.9A CN109166821B (zh) 2018-08-28 2018-08-28 阻挡层的形成方法、三维集成器件的形成方法以及晶圆

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810990610.9A CN109166821B (zh) 2018-08-28 2018-08-28 阻挡层的形成方法、三维集成器件的形成方法以及晶圆

Publications (2)

Publication Number Publication Date
CN109166821A CN109166821A (zh) 2019-01-08
CN109166821B true CN109166821B (zh) 2020-02-21

Family

ID=64893145

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810990610.9A Active CN109166821B (zh) 2018-08-28 2018-08-28 阻挡层的形成方法、三维集成器件的形成方法以及晶圆

Country Status (1)

Country Link
CN (1) CN109166821B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110211924B (zh) * 2019-06-20 2021-01-22 武汉新芯集成电路制造有限公司 一种晶圆结构的制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103035564A (zh) * 2011-09-29 2013-04-10 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
CN105870090A (zh) * 2015-01-20 2016-08-17 中芯国际集成电路制造(上海)有限公司 焊垫结构及制作方法
CN105977236A (zh) * 2016-05-30 2016-09-28 武汉新芯集成电路制造有限公司 键合晶圆结构及其制备方法
CN106531637A (zh) * 2016-12-05 2017-03-22 武汉新芯集成电路制造有限公司 一种改善铝膜缺陷的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103035564A (zh) * 2011-09-29 2013-04-10 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
CN105870090A (zh) * 2015-01-20 2016-08-17 中芯国际集成电路制造(上海)有限公司 焊垫结构及制作方法
CN105977236A (zh) * 2016-05-30 2016-09-28 武汉新芯集成电路制造有限公司 键合晶圆结构及其制备方法
CN106531637A (zh) * 2016-12-05 2017-03-22 武汉新芯集成电路制造有限公司 一种改善铝膜缺陷的方法

Also Published As

Publication number Publication date
CN109166821A (zh) 2019-01-08

Similar Documents

Publication Publication Date Title
US11393779B2 (en) Large metal pads over TSV
US11728313B2 (en) Offset pads over TSV
TWI531046B (zh) 半導體裝置結構與其製法
US8809123B2 (en) Three dimensional integrated circuit structures and hybrid bonding methods for semiconductor wafers
US8148826B2 (en) Three-dimensional integrated circuits with protection layers
US9472483B2 (en) Integrated circuit cooling apparatus
US20200051937A1 (en) Low temperature bonded structures
US7723759B2 (en) Stacked wafer or die packaging with enhanced thermal and device performance
TW202006796A (zh) 製作積體電路的方法
US20110204517A1 (en) Semiconductor Device with Vias Having More Than One Material
US9184112B1 (en) Cooling apparatus for an integrated circuit
US11955441B2 (en) Interconnect structure and forming method thereof
CN109166821B (zh) 阻挡层的形成方法、三维集成器件的形成方法以及晶圆
US20240047447A1 (en) Method for fabricating semiconductor device with redistribution structure
TWI802932B (zh) 半導體結構及其製造方法
US11764178B2 (en) Semiconductor device with redistribution structure and method for fabricating the same
Liu et al. Advanced device performance impact by wafer level 3D stacked architecture
TWI521665B (zh) 矽貫穿電極以及其形成方法
GB2472166A (en) Stackable wafer or die packaging with enhanced thermal and device performance

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant