TWI669798B - 晶圓級晶片封裝結構及其製造方法 - Google Patents

晶圓級晶片封裝結構及其製造方法 Download PDF

Info

Publication number
TWI669798B
TWI669798B TW107109749A TW107109749A TWI669798B TW I669798 B TWI669798 B TW I669798B TW 107109749 A TW107109749 A TW 107109749A TW 107109749 A TW107109749 A TW 107109749A TW I669798 B TWI669798 B TW I669798B
Authority
TW
Taiwan
Prior art keywords
window
wafer
groove
edge
boundary
Prior art date
Application number
TW107109749A
Other languages
English (en)
Other versions
TW201901910A (zh
Inventor
蔣舟
李揚淵
Original Assignee
大陸商蘇州邁瑞微電子有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商蘇州邁瑞微電子有限公司 filed Critical 大陸商蘇州邁瑞微電子有限公司
Publication of TW201901910A publication Critical patent/TW201901910A/zh
Application granted granted Critical
Publication of TWI669798B publication Critical patent/TWI669798B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本發明係關於一種晶圓級晶片封裝結構及製造方法，包括晶片單元，其具有相對設置的第一表面和第二表面，所述第一表面佈置至少一個用於電連接的焊窗；所述第二表面設置與焊窗連接的TSV結構，所述TSV結構包括貫穿第一表面和第二表面的通孔和在第二表面設置的開槽，開槽的邊界距離第二表面的邊緣大於10um。

Description

晶圓級晶片封裝結構及其製造方法
本發明涉及一種半導體技術領域，尤其涉及一種晶圓級晶片封裝結構及其製造方法。
TSV(Through Silicon Vias通過矽片通道)封裝結構是晶片(IC)封裝方式的一種，可分為用於記憶體(memory)封裝和用於貼片器件晶圓級封裝。晶圓級封裝應用在光學圖像感測器上(請參照第一圖)，這種情形下光學圖像感測器2有玻璃基板3支撐TSV結構4維持結構強度，TSV的開孔41、開槽22、佈線23和焊窗24等Z軸連接結構設置在圖像感測器晶片的邊緣21以方便製造。而某些晶片(例如電容式指紋感測器晶片)為了減薄封裝厚度，需要TSV封裝但又沒有玻璃板作為支撐，如果繼續延用光學圖像感測器TSV封裝工藝(例如專利CN201510305840.3中揭示的TSV封裝結構)，將產生晶片邊緣強度不夠的技術缺陷，從而使得在後續加工時會帶來風險。例如在對晶片進行切割時增大了因應力導致晶片碎裂的風險，也會在後期貼片和組裝階段帶來風險。
本發明之目的在於保證晶片的整體厚度從而提高晶片結構強度，為此將TSV的開槽設置在晶片的內部使得開槽與晶片邊緣保持一定的安全距離，例如大於10um。由於TSV開槽設置在晶片的內部，使得TSV開槽外側的晶片厚度與開槽內側的厚度相同結構強度得以提升。
為實現上述目的，本發明提供了晶圓級晶片封裝結構，包括晶片單元，其具有相對設置的第一表面和第二表面，所述第一表面佈置至少一個用於電連接的焊窗；所述第二表面設置與焊窗連接的TSV結構，所述TSV結構包括貫穿第一表面和第二表面的通孔和在第二表面設置的開槽，開槽的邊界距離第二表面的邊緣大於10um。
優選地，焊窗的邊界與第一表面邊緣的距離L滿足關係式L>+10um。
優選地，晶片單元的第二表面上設有至少一個焊盤，焊窗和焊盤通過形成在所述通孔壁、開槽底壁、開槽側壁和第二表面的佈線電性導通。
為更好的解決上述技術問題本發明還提供一種晶圓級晶片封裝結構的製造方法，包括步驟：S1：在晶片單元的第一表面佈置焊窗，使得所述焊窗與第一表面邊緣的距離L滿足關係式L>+10um；S2：在晶片單元的第二表面形成梯形槽，開槽的底壁在第一表面上的投影覆蓋所述焊窗，開槽的邊界距離第二表面邊緣大於10um；S3：在所述開槽內形成貫通焊窗和開槽底壁的通孔，使得所述通孔連接焊窗； S4：在所述通孔壁、開槽底壁、開槽側壁和第二表面形成佈線，該佈線電性連通焊窗和焊盤。
優選地，開槽側壁的高寬比k約等於2.75。
優選地，梯形槽為一級或多級梯形槽。
本發明通過將TSV開槽向晶片內部移動，使得TSV開槽外部的晶片高度與晶片內部的高度相同，提高了晶片邊緣的強度，同時避免了設計左右對稱的焊窗結構，也就避免了這種設計給電路設計帶來影響。
1‧‧‧晶片單元
11‧‧‧開槽
110、111‧‧‧邊界
112‧‧‧通孔
1121‧‧‧通孔壁
1122‧‧‧開槽底壁
1123‧‧‧開槽側壁
113‧‧‧梯形槽
115‧‧‧第一表面
116‧‧‧第二表面
117‧‧‧第二表面邊緣
118‧‧‧第一表面邊緣
12‧‧‧焊盤
121‧‧‧佈線
13‧‧‧焊窗
131‧‧‧邏輯運算電路
132‧‧‧ESD保護電路
14‧‧‧佈置單元
圖1為現有技術圖像感測器TSV封裝結構剖面結構示意圖。
圖2a為本發明TSV封裝結構的立體示意圖。
圖2b為本發明TSV封裝結構的立體示意圖。
圖3為本發明第二表面焊盤陣列示意圖。
圖4a為本發明在TSV製造步驟S1時剖面結構示意圖。
圖4b為本發明在TSV製造步驟S2時剖面結構示意圖。
圖4c為本發明在TSV製造步驟S3時剖面結構示意圖。
圖4d為本發明在TSV製造步驟S4時剖面結構示意圖。
圖4e為本發明在TSV結構另一實施方式示意圖。
圖5為本發明焊窗功能結構示意圖。
圖6a-6c為本發明圖5中焊窗佈局4種焊窗部件示意圖。
如圖2a所示，本發明晶圓級晶片封裝結構，包括晶片單元1， 晶片單元具有相對設置的第一表面115和第二表面116。本發明中以指紋傳感晶片為例，所述第一表面115設置功能電路132、131和用於感應指紋圖像的電容單元陣列(圖中未示出)，功能電路與焊窗13電性連接。所述第二表面116設置焊盤12和與焊窗電性連接的TSV結構，所述TSV結構包括貫穿第一表面115或焊窗13和第二表面116的通孔112，和與通孔112連接的開槽11，開槽的邊界距離110、111所述第二表面的邊緣117大於10um。
在本實施方式中，開槽的邊界110距離所述第二表面116的邊緣117大於10um使得晶片開槽11外側的厚度d1與晶片內部的厚度d2相同(參照圖3)，從而保證晶片從晶圓上切割時能夠承受切割時產生的應力避免晶片邊緣碎裂的風險。
在本實施方式中，所述開槽11的邊界包括縱向延伸的邊界110和橫向延伸的邊界111；本發明所述的焊窗的邊界距離第二表面邊緣的距離大於10um，是指任意一條邊界距離焊窗的邊緣均大於10um。因此最靠近第二表面邊緣117的焊窗邊界110的距離至少大於10um。
S1：在晶片單元的第一表面佈置焊窗，使得所述焊窗與第一表面邊緣的距離L滿足關係式L>+10um。
S2：在晶片單元的第二表面形成梯形槽，開槽的底壁在第一表面上的投影覆蓋所述焊窗，開槽的邊界距離第二表面邊緣大於10um。
S3：在所述開槽內形成貫通焊窗和開槽底壁的通孔，使得所述通孔連接焊窗。
S4：在所述通孔壁、開槽底壁、開槽側壁和第二表面形成佈線，該佈線電性連通焊窗和焊盤。
以下對上述的步驟進行詳細描述：請參照圖4a和圖4b在步驟S1中在晶片的第一表面115佈置焊窗13，使得所述焊窗12遠離第一表面115的第一表面邊緣118，焊窗13遠離第一表面邊緣118是為了使得焊窗13的邊界133與第一表面邊緣118保持一定的距離L，該距離L被設置為使得所述開槽11的邊界110距離第二表面116的邊緣大於10um。為了達到上述目的該距離L滿足關係式L>+10um。
在本實施例中，所述第一表面邊緣118應當理解為第一表面115的最外側，所述焊窗113的邊界應當理解為焊窗與晶片的交界線；所述距離L應當理解為邊界113能夠達到的與第一表面邊緣118之間最小距離。
在本步驟中，為了開設通孔112所述焊窗13的中心軸x與開槽11的中心軸重合x，當所述焊窗13在晶片單元上的位置發生變化時相應的開槽11的位置也發生同樣的位置變化。
在本步驟中，與所述焊窗13同時佈置的包括功能電路131、132和指紋傳感陣列。
在本步驟中，焊窗13的形狀和數量根據需要進行不同設計。
在本步驟中，可設置多個焊窗13，焊窗13之間保持一定的間距，該間距使得在製備通孔112時，不同焊盤13對應的通孔112之間不相互干涉。
請參照圖4b在步驟S2中在晶片單元1的第二表面116上通過空氣/化學刻蝕等方法製備開槽11，開槽11設置於焊窗13的下方。
在本步驟刻蝕方法決定了開槽側壁的寬高，可以減薄晶片11 的厚度，方便後續通孔112的製備。比，空氣刻蝕形成的開槽側壁與豎直方向夾角a大致為20°，所述開槽側壁高h寬w比k為2.75。
在本步驟中，開槽的底壁1122在第一表面上的投影區域S(同時參照圖1)覆蓋所述焊窗13，以方便後續通孔112的製備。所述開槽11為梯形結構其中心軸x與開槽的中心軸重合，在製備開槽11時保持所述槽的左邊界110距離所述晶片第二表面116的左邊緣大於10um，同時保持開槽11兩端的上下邊界110距離所述晶片第二表面的上下邊緣大於10um(參照圖1或圖4b)。
在本實施例中，所述第二表面邊緣117應當理解第二表面116的最外側，所述開槽的邊界110應當理解為開槽11與第二表面的交界線；邊界110與第二表面邊緣117的距離應當理解為邊界110能夠達到的與第二表面邊緣117之間最小距離。
請參照第4c圖，在步驟S3中在開槽11和焊窗13之間進行刻蝕，形成貫穿第一表面115或焊窗13和第二表面116的通孔112，本實施例中通孔112的形狀為中空的圓臺狀，在其他實施例方式也可以為圓柱狀等。
請參照第4d圖所示，在晶片單元的第二表面116上且位於開槽11的週邊形成圓形的焊盤12，然後在焊盤12和焊窗13之間利用佈線121進行電連接，使得所述功能電路產生與所述焊盤12電性導通。
在本實施例中所述佈線形成在所述通孔壁1121、開槽底壁1122、開槽側壁1123和第二表面116。
請參照第4e圖在本實施方式中還可以設置多級的開槽11，即重疊的梯形槽113，所述佈線121沿著梯形槽113的梯形延伸，所述多級梯形 槽113的邊界110距離第二表面邊緣117的距離大於10um，即在製備所述梯形槽113時至少保證所述多級梯形槽的第一級梯形槽的邊界110距離第二表面邊緣117大於10um。
請參照圖5和圖6a，在上述步驟S1中佈置的焊窗和功能電路，按照圖中從上至下順序依次是邏輯運算電路132，ESD保護電路131，焊窗13；焊窗13和邏輯運算電路131和ESD保護電路132形成一個電路佈置單元14，多個所述電路佈置單元14並列設置在晶片1的第一表面115上，所述焊窗13佈置在靠近第一表面邊緣118一側的位置，所述邏輯運算電路132和ESD保護電路131佈置在遠離第一表面邊緣118的一側。因此，焊窗13和邏輯運算電路132，ESD保護電路131相對位置關係與習知技術相同，為了滿足在步驟S2中開槽時所述所述開槽11的邊界距離第二表面邊緣117開槽大於10um，佈置單元位置相對習知技術整體向遠離第一表面邊緣方向移動，即向上、向右移動(以紙面為參照)。
請參照圖6b展示的焊窗的第二種佈置方式，與圖6a中焊窗的佈置區別在於在第一表面115的左側增加了多個佈置單元14。增加的佈置單元14位置相對習知技術整體向遠離第一表面邊緣118方向移動，即向下、向左移動(以紙面為參照)。
請參照圖6c展示的焊窗的第三種佈置方式，與圖6a中焊窗13的佈置區別在於所述佈置單元14的位置發生了顛倒，即邏輯運算電路132，ESD保護電路131佈置在靠近第一表面邊緣118的位置，焊窗13佈置在遠離所述第一表面邊緣118的方向。相對與圖6a中焊窗佈置方式的優勢在於，將電路佈置在下方焊窗13而電路佈置需要佔用一定的距離，焊窗13自然遠離第 一表面115的邊緣118，能夠為步驟S2中開槽11預留出足夠的距離使得開槽11的邊界110距離第二表面開槽大於10um，同時電路充分利用了晶片的面積，不會發生圖5中部分晶片面積浪費的情況。
以上揭示之實施例對本創作進行闡述，但本創作並不局限於以上揭示之實施例，各種根據本創作之本質進行之修改變化，均應落在本創作之權利要求範圍內。

Claims (6)

  1. 一種晶圓級晶片封裝結構，包括晶片單元，其具有相對設置的第一表面和第二表面，所述第一表面佈置至少一個用於電連接的焊窗；所述第二表面設置與焊窗連接的TSV結構所述TSV結構包括貫穿第一表面和第二表面的通孔和在第二表面設置的開槽，開槽的邊界距離第二表面的邊緣大於10um，所述焊窗的邊界與第一表面邊緣的距離L滿足關係式 L>+10um。
  2. 如申請專利範圍第1項所述之晶圓級晶片封裝結構，其中所述晶片單元的第二表面上設有至少一個焊盤，焊窗和焊盤通過形成在所述通孔壁、開槽底壁、開槽側壁和第二表面的佈線電性導通。
  3. 如申請專利範圍第1項所述之晶圓級晶片封裝結構，其中所述開槽為一級或多級梯形槽。
  4. 一種晶圓級晶片封裝結構的製造方法，包括步驟：S1：在晶片單元的第一表面佈置焊窗，使得所述焊窗與第一表面邊緣的 距離L滿足關係式L>+10um； S2：在晶片單元的第二表面形成梯形槽，開槽的底壁在第一表面上的投影覆蓋所述焊窗，開槽的邊界距離第二表面邊緣大於10um；S3：在所述開槽內形成貫通焊窗和開槽底壁的通孔，使得所述通孔連接焊窗；S4：在所述通孔壁、開槽底壁、開槽側壁和第二表面形成佈線，該佈線電性連通焊窗和焊盤。
  5. 如申請專利範圍第4項所述之晶圓級晶片封裝結構的製造方法，其中述開槽側壁的高寬比k約等於2.75。
  6. 如申請專利範圍第4項所述之晶圓級晶片封裝結構的製造方法，其中所述梯形槽為一級或多級梯形槽。
TW107109749A 2017-03-21 2018-03-20 晶圓級晶片封裝結構及其製造方法 TWI669798B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201710171067.5A CN107068652A (zh) 2017-03-21 2017-03-21 晶圆级芯片封装结构及封装方法
??201710171067.5 2017-03-21

Publications (2)

Publication Number Publication Date
TW201901910A TW201901910A (zh) 2019-01-01
TWI669798B true TWI669798B (zh) 2019-08-21

Family

ID=59619960

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107109749A TWI669798B (zh) 2017-03-21 2018-03-20 晶圓級晶片封裝結構及其製造方法

Country Status (3)

Country Link
CN (1) CN107068652A (zh)
TW (1) TWI669798B (zh)
WO (1) WO2018171547A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107068652A (zh) * 2017-03-21 2017-08-18 苏州迈瑞微电子有限公司 晶圆级芯片封装结构及封装方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200950035A (en) * 2008-05-21 2009-12-01 Xintec Inc Electronic device package and fabrication method thereof
WO2017022450A1 (ja) * 2015-07-31 2017-02-09 ソニー株式会社 ピンホールカメラ、電子機器、および製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5356742B2 (ja) * 2008-07-10 2013-12-04 ラピスセミコンダクタ株式会社 半導体装置、半導体装置の製造方法および半導体パッケージの製造方法
CN103400808B (zh) * 2013-08-23 2016-04-13 苏州晶方半导体科技股份有限公司 影像传感器的晶圆级封装结构及封装方法
CN103474365B (zh) * 2013-09-04 2017-01-18 惠州硕贝德无线科技股份有限公司 一种半导体封装方法
US20150255499A1 (en) * 2014-03-07 2015-09-10 Xintec Inc. Chip package and method of fabricating the same
CN105047628B (zh) * 2015-06-05 2017-08-22 苏州迈瑞微电子有限公司 晶圆级芯片tsv封装结构及其封装方法
CN107068652A (zh) * 2017-03-21 2017-08-18 苏州迈瑞微电子有限公司 晶圆级芯片封装结构及封装方法
CN206650071U (zh) * 2017-03-21 2017-11-17 苏州迈瑞微电子有限公司 晶圆级芯片封装结构

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200950035A (en) * 2008-05-21 2009-12-01 Xintec Inc Electronic device package and fabrication method thereof
WO2017022450A1 (ja) * 2015-07-31 2017-02-09 ソニー株式会社 ピンホールカメラ、電子機器、および製造方法

Also Published As

Publication number Publication date
WO2018171547A1 (zh) 2018-09-27
WO2018171547A9 (zh) 2019-01-10
TW201901910A (zh) 2019-01-01
CN107068652A (zh) 2017-08-18

Similar Documents

Publication Publication Date Title
TWI532139B (zh) 晶片封裝體及其形成方法
US9847299B2 (en) Semiconductor package and mounting structure thereof
US10186500B2 (en) Semiconductor package and method of fabricating the same
US9142519B2 (en) Semiconductor device with covering member that partially covers wiring substrate
CN105702648A (zh) 芯片封装结构及其制造方法
TWI669798B (zh) 晶圓級晶片封裝結構及其製造方法
KR102357937B1 (ko) 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
TWI544555B (zh) 半導體封裝結構及其製造方法
TWI548050B (zh) 封裝結構及其製法與封裝基板
TWI578471B (zh) 半導體元件及其製造方法
CN114188311A (zh) 半导体结构
US20140175654A1 (en) Surface modified tsv structure and methods thereof
TWI694573B (zh) 在金屬化系統中具有優異抗裂性之半導體裝置
CN108336066A (zh) 半导体结构及其制造方法
US8988893B2 (en) Method for electrical connection between elements of a three-dimensional integrated structure and corresponding device
CN104934397B (zh) 晶片封装体及其制造方法
TWI473220B (zh) 半導體堆疊結構及其製法
US11810915B2 (en) Semiconductor package with redistribution substrate having embedded passive device
US20210233822A1 (en) Semiconductor device, pad structure and fabrication method thereof
KR102029915B1 (ko) 솔더 패드, 솔더 패드를 포함하는 반도체 칩 및 그 형성 방법
JP2004260033A (ja) 半導体装置及びその製造方法
US10553527B2 (en) Substrate and semiconductor device package
KR102450326B1 (ko) 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
CN114005798A (zh) 一种封装结构及其制备方法
KR20220026189A (ko) 반도체 패키지