CN105719975A - 半导体封装的浮动模制工具 - Google Patents

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Abstract

用于模制半导体封装器件的工具包括夹板、腔杆和附接机构。该腔杆包括具有用于模制封装半导体器件的模腔的半模。该半模具有齿和相邻齿对之间的间隔。齿和间隔支持封装半导体器件的引线框架的引线的弯曲。附接机构将腔杆贴附至夹板并且允许腔杆相对夹板滑动。腔杆的这种滑动可使配合的腔杆的合适对准以减小树脂漏出。

Description

半导体封装的浮动模制工具
背景技术
本发明主要涉及使用表面贴装技术(SMT)的半导体封装，并且，更具体地，涉及用于组装半导体封装的模制工具。
在半导体封装领域中，随着引线增加的数目一直存在更小封装的需求。引线数目通常被诸如封装大小和引线间距的因素所限制。减小引线之间的距离增加了引线短路在一起的可能性。
为了克服这些问题，封装半导体器件已经发展为具有两组金属引线，其中，第一组引线开始于第一平面上并且第二组开始于不同于第一平面的第二平面上。这种封装半导体器件能够比可相提并论的所有金属引线开始于相同平面上的封装半导体器件具有更多数目的引线。
图1A和1B分别示出了具有开始于两个不同平面的金属引线组的常规封装半导体器件100的剖视图和侧视图。下面的讨论提供了器件100的简要说明和用于在模塑化合物中弯曲引线和包封器件100的方法。
器件100具有包括管芯焊盘104以及第一和第二组引线106和112的金属引线框架102。管芯焊盘104设置在器件100的第一水平面H1上。引线106和112是物理上和电气上彼此隔离并与管芯焊盘104绝缘。每个引线106具有(i)位于与管芯焊盘104相同的水平面H1上的近端108和(ii)从管芯焊盘104延伸到第二水平面H2的远端110。第二组金属引线中的每个引线112具有(i)位于第三水平面H3上的近端114，第三水平面H3在第一水平面H1上方，和(ii)从管芯焊盘104延伸到第二水平面H2的远端116。
此外，每个引线112朝向器件100的底部弯曲，这样使得引线112离开相邻引线106的远端110。在该实施例中，两根引线106和三根引线112在图1B中器件100的前侧上示出。尽管如此，引线106和112的数目可以大于图中所示，并且引线106和112之间的间隔可以比图中所示的少。
如图1A所示，至少一个集成电路(IC)管芯118安装在管芯焊盘104上。另外，接合线120分别电连接(i)在IC管芯118的上表面(例如，有效侧)上的管芯垫(未明确示出)以及(ii)引线106和112各自的近端108和114。管芯焊盘104、IC管芯118、引线106和112的各自近端108和114、以及接合线120被包封在模塑化合物122中，其可以保护这些部件避免污染和损坏。
图2A和2B示出了侧视图，其描述了使用模200在模塑化合物122中包封图1A和1B的封装半导体器件100的步骤。
在图2A中，包括引线框架102、IC管芯118和接合线120的部分组装的封装半导体器件位于模200的上半部202和下半部212之间。在模制之前，引线框架102是具有通过蚀刻、切割和/或冲压形成在其上的管芯焊盘104和引线106和112的平面金属片。注意，金属引线106和112的远端110和116分别通过连接杆124相互连接，所述连接杆124在模制过程之后被切掉。但是，为了说明的目的，与伸出封装100的引线106和112互连的连接杆124未在图2A或2B示出。
上半模202包括多个倒角齿204和位于每个齿204任一侧的间隔208。此外，在上半模202中形成有上模腔210。上模腔210在侧视图中是不可见的，并且因此，通过虚线示出，以表明它是从视图中隐藏的。
类似地，下半模212包括多个倒角齿214、位于每个齿214任一侧的间隔218和下模腔220。下半模212的齿214和间隔218与上半模202的齿204和间隔208交替，这使得(i)上半模202的齿204与下半模212的间隔218相配合以及(ii)下半模212的齿214与上半模202的间隔208相配合。注意，模200的所有四个侧面在外观上与图2A所示的侧面相似。
在图2B中，模200处于闭合位置，部分组装的封装半导体器件位于其中。如图所示，当上、下半模202和212被带到一起时，引线106通过上半模202的齿204弯曲进入下半模212的间隔218中与水平面H1保持对齐，并且引线112通过下半模212的齿214弯曲进入上半模202的间隔208中与水平面H3保持对齐。倒角206a和206b(图2A)形成于齿204上，并且倒角216a和216b(图2A)形成于齿214上，以帮助引导齿204和214分别进入相反半模上的相应间隔218和208。
在模200闭合之后，模塑化合物(未示出)被注入模200的腔210和220。当模塑化合物固化时，金属引线106和112被固化的模塑化合物保持在两个水平面H1和H3上的适当位置。能够形成具有在间隔平行面中的引线的封装，但是具有降低树脂渗出以及减小了引线和引线间距的尺寸，这将是有利的。
附图说明
本发明的实施例通过示例的方式进行说明并且不限于附图，其中相同标号表示相似元件。图中的元件为简单和清楚而示出，并不一定按比例绘制。例如，层和区域的厚度为了清楚而放大。
图1A和1B分别示出具有开始于两个不同平面的金属引线的现有技术的封装半导体器件的剖视图和侧视图；
图2A和2B示出了侧视图，其说明了在模塑化合物中包封图1A和图1B的封装半导体器件以及使用模弯曲引线的步骤；
图3示出了在闭合位置中图2A和2B的模的侧视图，在闭合位置中上、下半模没有恰当地紧靠彼此布置；并且
图4示出了根据本发明一个实施例的用于模制封装半导体器件的模制工具的剖视侧视图。
具体实施方式
本发明的详细说明性实施例在本文中公开。然而，本文公开的具体结构和功能细节为了描述本发明示例性实施例的目的仅是示意性。本发明的实施例以许多替换形式来实施，并且不应视为限于仅在此阐述的实施例。此外，本文所使用的术语仅为了描述特定实施例的目的，并非意在对本发明的示例性实施例进行限制。
如本文所使用的，单数形式的“一”，“一个”，“该”意在也包括复数形式，除非另有明确说明。进一步将理解的是，术语“包括”，“包括有”，“有”，“具有”，“包含”、和/或“包含有”列举一定特征、步骤或组件的存在，但不排除一个或多个其他特征、步骤或组件的存在或添加。还应当注意的是，在一些替换实施中，注意的功能/动作可能在图中发生故障。例如，连续显示的两个图可能实际上基本同时执行或有时以相反的顺序执行，其取决于涉及的功能/动作。
在图2A和图2B中的用于打开和闭合模200的传统工具(未示出)仅在垂直方向上移动上、下半模202和212。理想情况下，当模200闭合时，上、下半模202和212恰当地紧靠彼此布置，这样使得上半模202的每个倒角206a和206b紧靠着下半模212的对应倒角216a和216b。然而，实际上，上、下半模202和212可能没有恰当地紧靠彼此布置。
图3示出了在闭合位置中图2的模200的侧视图，在该闭合位置中，由于这两个半模的水平偏差，上、下半模202和212不能恰当地紧靠彼此布置。如图所示，虽然下半模212的每个倒角216b邻接上半模202的对应倒角206a，但是下半模212的每个倒角216a没有邻接上半模202的对应倒角206b。结果，如在详细视图中所示，在每个倒角216a和每个对应倒角216b之间存在间隙300。这些间隙300导致树脂渗出，其中注入模200的模塑化合物通过间隙300从模200漏到外部。
在下列的描述中，将理解的是，本发明的某些实施例涉及能实现半模水平以及垂直移动的用于封装半导体传感器器件的模制工具。该水平移动使得半模能够被恰当地布置以减少树脂渗出的可能性。
因此，在一个实施例中，本发明是用于模制封装半导体器件的工具。该工具包括夹板、包括半模的腔杆和附接机构。半模具有用于模制封装半导体器件的形成在其中的模腔，并且包括(i)多个齿和(ii)在每对相邻齿之间的间隔。齿和间隔支持封装半导体器件的引线框架的引线的弯曲。附接机构将腔杆贴附到夹板，其中附接机构允许腔杆相对于夹板滑动。
在另一个实施例中，本发明是一种使用上面描述的工具制造封装半导体器件的方法。在该方法的执行中，部分组装的封装半导体器件被放置在半模与对应半模之间。部分组装的封装半导体器件包括具有多个引线的引线框架。半模和对应半模在第一方向上被合在一起。结果，腔杆在垂直于工具的第一方向的第二方向上滑动，以将齿和间隔与对应半模上的对应结构对准，并且齿和间隔将引线框的引线弯曲至弯曲位置。模塑化合物被注入半模与对应半模中，并且模塑化合物将引线保持在弯曲位置。
现在参考图4，示出了根据本发明一个实施例的模制工具400的剖面侧图。模制工具400包括响应于机械压力(未示出)而垂直移动的上模制工具部分402和静止的下模制工具部分450。
上模制工具部分402包括(i)三个上腔杆404a-404c，由距离d1间隔，(ii)上夹板406，(iii)支柱408，和(iv)推杆410。每个上腔杆404a-404c包括相互连接的上半模412的一维或二位阵列，其中每个上半模412可以类似于图2A和图2B中的上半模202。需要注意的是，在此视图中，示出了一排上半模412，并且有可能有另外多排上半模412在示出的该排之前和/或之后。
每一个上半模412具有(i)在其中形成的类似于图2A和图2B的上模腔210的上模腔414，(ii)类似于齿204的多个倒角齿，以及(iii)类似于间隔208的多个间隔。然而，要注意的是，由于图4示出了剖面而非侧视图这一事实，齿和间隔没有在图4中示出。此外，齿和间隔的数目、齿和间隔的大小、齿之间的距离以及模腔的尺寸和构造可以与在图2A和2B中所示的有所不同。
使用多个附接机构416将每一腔杆404a-404c附接到上夹板406，所述多个附接机构416允许腔杆404a-404c从一侧到另一侧以及前后水平滑动(即，在垂直于模制工具400的夹紧动作的方向上)。如详细视图中所示，每个附接机构416包括螺纹紧固件418、环形垫圈420和环形间隔物422。在每个附接机构中，螺纹紧固件穿过以下部件：(i)环形垫圈420，其位于螺纹紧固件418的头部和上夹板406的上表面之间，以及(ii)环形间隔物422，其位于形成在上夹持板406中的圆柱形腔424中。另外，通过将螺纹紧固件418拧进在对应的上腔杆404a-404c中的螺纹槽426，螺纹紧固件418被固定到对应的上腔杆404a-404c。
间隔物422将垫圈420的下表面与上夹板406的上表面隔开距离d2，在至少一些实施例中，其大约在0mm和0.005mm之间。间隔物422具有外半径，其比圆柱形腔424的半径小距离d3，在至少一些实施例中，其大约在0.005mm和0.01mm之间。这个结构使得螺纹紧固件418、垫圈420和间隔物422在圆柱形腔424内水平地平移。结果，紧固到螺纹紧固件418的上腔杆404a-404c被允许独立于上夹板406而水平滑动。
为了限制上腔杆404a-404c可以移动的距离，提供了多个圆柱形定位销428。如详细视图中所示，每个圆柱形定位销428被压合到形成在上夹板406中的圆柱形凹部430中，并延伸到形成在对应的上腔杆404a-404c中的圆柱形凹部432中。进一步地，每个圆柱形定位销428具有比圆柱形凹部432的半径距离d4的半径。该距离d4小于距离d3，并因此，定位销428防止了每个附接机构的螺纹紧固件418、环形垫圈420和环形间隔物422行进全部距离d3。结果，上腔杆404a-404c可能水平滑动的距离也被圆柱形定位销428所限制。
下模制工具部分450包括下腔杆452和下夹板454。下腔杆452包括一维或二位阵列的相互连接的下半模456，其中每个下半模456类似于图2A和图2B中的下半模212。需要注意的是，在此视图中，示出了一排下半模456，并且有可能有一排或多排的附加的下半模456与一个或多个额外排的上半模412配合。
每个下半模456具有(i)在其中形成的类似于图2A和图2B的下模腔220的下模腔458，(ii)类似于齿214的多个倒角齿(在这个视图中未示出)，以及(iii)类以于间隔218的多个间隔(在这个视图中也未示出)。要注意的是，齿和间隔的数目、齿和间隔的大小、齿之间的距离以及模腔的尺寸和构造可以与在图2A和2B中所示的有所不同。
凹部460形成在下模腔458的每一侧上。当模塑化合物被注入上、下模腔414和458时，凹部460容纳金属引线的远端(例如，图1的110和116)。
下腔杆452通过多个螺纹紧固件462被固定到下夹板454。每个螺纹紧固件462穿过形成在下夹板454中的圆柱形腔464，并拧入形成于下腔杆452中的螺纹槽466。这个结构不允许下腔杆452独立于下夹板454移动。
在操作中，机械压力(未示出)推动推杆410以迫使上模制工具部分402向下抵着下模制工具部分450。当上半模412与下半模456配合时，上齿(例如，在图2A和2B中的齿204)接合下间隔(例如，在图2A和2B的间隔218)，并且下齿(如，在图2A和2B中的齿214)接合上间隔(例如，在图2A和2B中的间隔208)。如果齿和间隔如图3所示没有恰当对齐，则上齿上的倒角(例如，206a和206b)推动下齿上的倒角(例如，216a和216b)，使得上腔杆404a-404c水平移动(例如，右、左、前和/或后)，直到上、下半模412和456恰当对齐。结果，没有形成间隙(如图3中所示的间隙)，并且不会发生相对应的树脂渗出。
尽管图4示出一个实施例，其中仅上模制工具部分402的腔杆404a-404c被配置为水平地移动，但是本发明的实施例并不限于此。根据替换实施例，除了被配置为水平移动的上腔杆404a-404c之外，下腔杆452可被配置成水平移动，或替代被配置为水平移动的上腔杆404a-404c，下腔杆452可被配置成水平移动。在这样的实施例中，下模制工具部分450可使用类似于附接机构416的附接机构和类似于定位销428的定位销来实现。
进一步地，尽管图4示出了水平移动的三个腔杆404a、404b和404c，但是本发明的实施例并不限于此。根据本发明的替换实施例，该工具可以具有水平移动的少至一个腔杆或多于三个腔杆。此外，每个空腔棒可具有少至一个空腔或多于四个空腔。
在本发明的替代实施例中，模制工具不包括诸如下模腔458的下模腔。这样的实施例支持封装半导体器件的组装，在其中管芯焊盘的底表面没有包封在模塑化合物中(相对于图1的器件100，其中管芯焊盘104的底表面被包封)。
虽然相对于图4的工具400与模的使用而描述了该工具(该模包括用于将引线框架的引线弯曲到两个分开的平面上的齿)，但是本发明的实施例并不限于此。根据本发明的替换实施例，图4的工具400可以与如下的模(未示出)一起使用，该模包括用于将引线框架的引线弯曲到少至一个或多于两个的分开的平面上的齿。
本文提及的“一个实施例”或“实施例”意思是与该实施例有关的描述的一特定特征、结构或特性可以包含于本发明的至少一个实施例中。在说明书中不同地方的短语“在一个实施例中”的出现不一定都指相同实施例，也不是与其他实施例必然互相排斥的分开或替代实施例。同样适用于短语“实施”。
诸如“下”、“上”、“水平”、“垂直”、“上面”、“下面”、“向上”、“向下”、“顶部”、“底部”、“右”和“左”以及它们的衍生(例如，“水平地”、“垂直地”等)的方位术语应解释为讨论的如图中所示的方位。这些方位的描述是为了便于描述并且不需要装置在特定方位中构造或操作。
在包括任意权利要求的本说明书中，术语“每个”被用于指代先前列举的多个元件或步骤的一个或多个规定的特性。当使用开放式术语“包括”时，术语“每个”的列举不排除额外的、未列举的元件或步骤。因此，将要理解的是，装置可能具有额外的、未列举的元件并且方法可能具有额外的、未列举的步骤，其中，该额外的、未列举的元件或步骤不具有一个或多个规定的特性。
引线框架是金属引线和可能的其他元件(例如，管芯焊盘、电源条)的集合，其用在用于组装单个封装半导体器件的半导体封装中。在组装成封装器件之前，引线框架可以具有将那些元件保持在适当位置的支持结构(例如，矩形金属框架)。在组装过程期间，支持结构被移除。正如本文所使用的，术语“引线框架”可以被用来指代在装配前或装配后的元件的集合，无论那些支持结构存在或不存在。
除非另有明确规定，每一个数值和范围应该被解释为是近似的，就好像在值或范围的值之前的单词“约”或“大约”。
将被进一步理解的是，在已经描述或图述以便解释本发明本质的该部分的细节、材料和布置中的各种改变可以由本领域技术人员在不脱离如下列权利要求书所表示的本发明的范围而制造。
应当理解的是，在本文请求保护的示例性方法的步骤不一定需要按描述的顺序来执行，并且这样方法的步骤的顺序应被理解为仅仅是示例性的。同样地，额外的步骤可以被包括在这些方法中，并且某些步骤可以被省略或组合在与本发明的各种实施例一致的方法中。
尽管下面的方法权利要求中的元件——如果有的话——用对应标签以特定顺序列举，除非权利要求陈述，否则意味着用于执行这些元件的某些或全部的特定顺序，但是那些元件不一定意在限制为以该特定的顺序被执行。
另外为了便于描述，术语“耦合”、“耦合的”、“被耦合”、“连接”、“连接的”、“被连接的”是指允许在两个或更多元件之间传送能量的现有技术已知的或以后发展的任何方式，并且可以设想一个或多个附加元件的插入，虽然没有要求。相反地，术语“直接耦合”、“直接连接”等意味着不存在这种附加元件。

Claims (10)

1.一种用于模制半导体器件的工具，所述工具包括：
夹板；
包括第一半模的第一腔杆，所述第一半模具有形成在其中的用于模制所述半导体器件的模腔，并且其中所述第一半模包括：
多个齿，和
在每对相邻齿之间的间隔，其中所述齿和所述间隔支持弯曲所述半导体器件的引线框架的引线；并且
附接机构，将所述第一腔杆固定到所述夹板，其中所述附接机构允许所述第一腔杆相对于所述夹板滑动。
2.根据权利要求1所述的工具，还包括第二腔杆，所述第二腔杆包括第二半模，其中所述第二半模包括接合所述第一半模的所述齿和间隔的结构。
3.根据权利要求2所述的工具，其中：
当所述两个半模沿着第一方向被合在一起时，所述引线被弯曲；并且
所述附接机构允许所述第一腔杆在垂直于所述第一方向的第二方向上相对于所述夹板滑动。
4.根据权利要求1所述的工具，其中所述附接机构包括：
螺纹紧固件，穿过所述夹板的腔进入到所述第一腔杆中的螺纹槽中；
垫圈，位于所述螺纹紧固件的头部和所述夹板的表面之间；以及
间隔物，位于所述夹板的所述腔内，其中所述间隔物构建了在所述垫圈和所述夹板之间的分离。
5.根据权利要求1所述的工具，还包括限制所述第一腔杆相对于所述夹板滑动运动的定位销。
6.根据权利要求1所述的工具，其中所述第一半模的所述齿和间隔被配置为将引线框架的引线弯曲为(i)在第一平面上的第一排引线和(ii)在不同于所述第一平面的第二平面上的第二排引线。
7.使用权利要求1所述的工具组装的封装半导体器件。
8.一种使用权利要求1所述的工具组装半导体器件的方法，所述方法包括：
(a)将部分组装的半导体器件置于所述第一半模和对应的第二半模之间，其中所述部分组装的半导体器件包括包含多个引线的引线框架；
(b)沿第一方向配合所述第一半模和所述第二半模，其中：
所述腔杆沿着垂直于所述第一方向的第二方向滑动以将所述齿和间隔与所述对应半模上的对应结构对准；并且
所述齿和间隔将所述引线框架的所述引线弯曲到弯曲位置；并且
(c)将模塑化合物注入所述第一和第二半模中，其中所述模塑化合物将所述引线保持在所述弯曲位置，由此形成封装半导体器件。
9.根据权利要求8所述的方法，其中，在步骤(b)中，所述第一半模的所述齿和间隔将所述引线框架的所述引线弯曲为(i)在第一平面上的第一排引线和(ii)在不同于所述第一平面的第二平面上的第二排引线。
10.由权利要求8所述的方法组装的封装半导体器件。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105719975B (zh) * 2014-08-15 2019-01-08 恩智浦美国有限公司 半导体封装的浮动模制工具
CN108242402B (zh) * 2016-12-26 2020-10-30 无锡华润华晶微电子有限公司 清模夹具及清模系统
CN107039293B (zh) * 2017-05-31 2023-03-14 安徽大华半导体科技有限公司 半导体封装模具
CN112447618A (zh) * 2019-08-27 2021-03-05 恩智浦美国有限公司 Ic封装上的防金属迁移

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5122021A (en) * 1991-03-22 1992-06-16 The Fastron Corporation Encapsulated fastener and washer
CN103568194A (zh) * 2012-08-01 2014-02-12 博朗有限公司 包括运输工具的注射成型装置

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04180668A (ja) 1990-11-15 1992-06-26 Nec Kyushu Ltd 半導体装置用リードフレーム
JP2732767B2 (ja) 1992-12-22 1998-03-30 株式会社東芝 樹脂封止型半導体装置
US5557143A (en) 1993-09-16 1996-09-17 Rohm Co., Ltd. Semiconductor device having two staggered lead frame stages
US5640746A (en) 1995-08-15 1997-06-24 Motorola, Inc. Method of hermetically encapsulating a crystal oscillator using a thermoplastic shell
KR100214544B1 (ko) 1996-12-28 1999-08-02 구본준 볼 그리드 어레이 반도체 패키지
US6025640A (en) 1997-07-16 2000-02-15 Dai Nippon Insatsu Kabushiki Kaisha Resin-sealed semiconductor device, circuit member for use therein and method of manufacturing resin-sealed semiconductor device
US5914529A (en) 1998-02-20 1999-06-22 Micron Technology, Inc. Bus bar structure on lead frame of semiconductor device package
TW395038B (en) 1998-11-20 2000-06-21 Walsin Advanced Electronics Lead frame
JP3062691B1 (ja) 1999-02-26 2000-07-12 株式会社三井ハイテック 半導体装置
KR100355796B1 (ko) 1999-10-15 2002-10-19 앰코 테크놀로지 코리아 주식회사 반도체패키지용 리드프레임 및 이를 봉지하기 위한 금형 구조
US7102216B1 (en) 2001-08-17 2006-09-05 Amkor Technology, Inc. Semiconductor package and leadframe with horizontal leads spaced in the vertical direction and method of making
DE10152050A1 (de) 2001-10-25 2003-05-08 Hesta Graham Gmbh & Co Kg Formwerkzeug-Spanneinrichtung für Blasformmaschinen
US6818973B1 (en) 2002-09-09 2004-11-16 Amkor Technology, Inc. Exposed lead QFP package fabricated through the use of a partial saw process
US8129222B2 (en) 2002-11-27 2012-03-06 United Test And Assembly Test Center Ltd. High density chip scale leadframe package and method of manufacturing the package
US6798047B1 (en) 2002-12-26 2004-09-28 Amkor Technology, Inc. Pre-molded leadframe
US20040201080A1 (en) 2003-04-08 2004-10-14 Suresh Basoor Leadless leadframe electronic package and IR transceiver incorporating same
WO2007005263A2 (en) 2005-06-30 2007-01-11 Fairchild Semiconductor Corporation Semiconductor die package and method for making the same
JP4628996B2 (ja) 2006-06-01 2011-02-09 新光電気工業株式会社 リードフレームとその製造方法及び半導体装置
MY142210A (en) 2006-06-05 2010-11-15 Carsem M Sdn Bhd Multiple row exposed leads for mlp high density packages
KR100888885B1 (ko) 2007-04-19 2009-03-17 삼성전자주식회사 리드프레임 및 이를 갖는 반도체 장치
CN101312177A (zh) 2007-05-22 2008-11-26 飞思卡尔半导体（中国）有限公司 用于半导体器件的引线框
CN101540289B (zh) 2008-03-19 2012-12-19 飞思卡尔半导体公司 半导体集成电路封装及封装半导体集成电路的方法和模具
JP5130566B2 (ja) 2008-07-01 2013-01-30 ルネサスエレクトロニクス株式会社 半導体装置
US8859339B2 (en) 2008-07-09 2014-10-14 Freescale Semiconductor, Inc. Mold chase
US8184453B1 (en) 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
US7956471B2 (en) 2008-11-12 2011-06-07 Freescale Semiconductor, Inc. Mold and substrate for use with mold
US8022539B2 (en) 2008-11-17 2011-09-20 Stats Chippac Ltd. Integrated circuit packaging system with increased connectivity and method of manufacture thereof
US8062424B2 (en) 2009-11-13 2011-11-22 Freescale Semiconductor, Inc. Method and apparatus for molding substrate
CN102403298B (zh) 2010-09-07 2016-06-08 飞思卡尔半导体公司 用于半导体器件的引线框
JP5585352B2 (ja) 2010-09-29 2014-09-10 富士通セミコンダクター株式会社 リードフレーム、半導体装置及びその製造方法
CN105719975B (zh) * 2014-08-15 2019-01-08 恩智浦美国有限公司 半导体封装的浮动模制工具

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5122021A (en) * 1991-03-22 1992-06-16 The Fastron Corporation Encapsulated fastener and washer
CN103568194A (zh) * 2012-08-01 2014-02-12 博朗有限公司 包括运输工具的注射成型装置

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Publication number Publication date
US9443746B2 (en) 2016-09-13
CN105719975B (zh) 2019-01-08
US20160049318A1 (en) 2016-02-18

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