CN106887415B - 半导体封装系统和相关方法 - Google Patents
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Abstract
本发明提供了半导体封装的实施方式,所述实施方式可包括:衬底、耦接至所述衬底的壳体、以及多个压接插针。所述多个压接插针可与所述壳体固定地耦接。所述多个压接插针可具有至少一个锁定部分,所述锁定部分从所述多个压接插针的一侧延伸进入所述壳体中,并且所述多个压接插针可电耦接和机械耦接至所述衬底。
Description
相关专利申请的交叉引用
本专利申请是Yao等人于2016年4月22日提交的、名称为“Semiconductor PackageSystem and Related Methods”(半导体封装系统和相关方法)的目前待审的较早美国实用专利申请序列号15136605的部分继续申请,该实用专利申请要求Yao等人在2015年12月15日提交的、名称为“Semiconductor Package System and Related Methods”(半导体封装系统和相关方法)的目前待审的美国临时专利申请序列号62/267,349的的权益,所述专利申请中的每一篇的公开内容据此以引用方式整体并入本文。
背景技术
1.技术领域
本文件的各方面整体涉及半导体,诸如功率集成模块。更具体的实施方式涉及用于连接印刷电路板的压接插针。
2.背景技术
通常,为了将衬底连接至另一个电路板,会使用压接插针。常规制造方法包括使用夹具,该夹具用于在焊接过程期间将插针保持在衬底上的固定位置中。在焊接之后,壳体通常独立于插针进行附接。
发明内容
本发明提供了半导体封装的实施方式,所述实施方式可包括:衬底、耦接至所述衬底的壳体、以及多个压接插针。所述多个压接插针可与所述壳体固定地耦接。所述多个压接插针可具有至少一个锁定部分,所述锁定部分从所述多个压接插针的一侧延伸进入所述壳体中,并且所述多个压接插针可电耦接和机械耦接至所述衬底。
半导体封装的实施方式可包括以下各项中的一项、全部或任一项:
多个压接插针可塑封到壳体中。
封装可包含灌封化合物。
灌封化合物可包括有机硅。
封装可包括盖,该盖具有塑封到其中且固定地耦接至其的多个压接插针。盖还可包括灌封开口。
壳体可以被构造成固定地耦接在盖的一个或多个边缘上方以及衬底的至少一部分上方。
壳体可具有多个锁定突出,所述锁定突出与盖的一个或多个边缘啮合并且将盖不可逆地锁定到壳体。
半导体封装的实施方式可包括:衬底、耦接至衬底的壳体、以及开口,该开口包括从开口的第一表面延伸到开口的第二表面的两个或更多个支柱。第一组多个指状物可从两个或更多个支柱中的第一支柱朝向开口的第三表面延伸。第二组多个指状物可从两个或更多个支柱中的第二支柱朝向开口的第四表面延伸。第三组多个指状物可在两个或更多个支柱中的第一支柱与第二支柱之间延伸。半导体封装还可包括多个压接插针。所述多个压接插针可与所述壳体固定地耦接。多个压接插针可电耦接和机械耦接至衬底。
半导体封装的实施方式可包括以下各项中的一项、全部或任一项:
封装可具有耦接至壳体的盖。盖可具有多个开口。多个开口可以被构造成接纳多个压接插针。
多个压接插针可塑封到壳体中。
封装可包含灌封化合物。
灌封化合物可包括有机硅。
半导体封装的实施方式可包括:衬底、具有耦接至衬底的周边的壳体、具有穿过其耦接至壳体的多个开口的盖、以及多个压接插针。壳体的周边可具有三角形、矩形、六边形和八边形形状中的一种。盖可具有三角形、矩形、六边形和八边形形状中的一种。多个压接插针可与壳体固定地耦接并插入盖的多个开口中。多个压接插针可电耦接和机械耦接至衬底。
半导体封装的实施方式可包括以下各项中的一项、全部或任一项:
盖可包括灌封开口。
多个压接插针可塑封到盖中且与盖固定地耦接。
壳体可以被构造成固定地耦接在盖的一个或多个边缘上方以及衬底的至少一部分上方。
壳体可具有多个锁定突出,所述锁定突出与盖的至少两个边缘啮合并且将盖不可逆地锁定到壳体。
多个压接插针可塑封到壳体中。
封装可包含灌封化合物。
灌封化合物可包括有机硅。
对于本领域的普通技术人员而言,通过具体实施方式以及附图并通过权利要求书,上述以及其他方面、特征和优点将会显而易见。
附图说明
将在下文中结合附图来描述各实施方式,其中类似标号表示类似元件,并且:
图1为塑封到壳体中的多个压接插针的透视图;
图2为塑封到盖中的多个压接插针的侧视图;
图3A为塑封到壳体指状物中的多个压接插针的顶视图;
图3B为塑封到壳体指状物中的多个压接插针的剖视图;
图4A至图4F示出通过塑封到壳体指状物中的压接插针来制造半导体封装的方法的实施方式。
图5A至图5F示出通过塑封到盖中的压接插针来制造半导体封装的方法的实施方式。
图6为具有固定地耦接至壳体的锁定机构的多个压接插针的侧视图;
图7为具有锁定/模具锁定机构/结构的压接插针的视图;
图8为具有多个支柱的半导体封装的视图;
图9为八角形盖的视图;
图10为用于仅具有两个凸缘的半导体封装的盖的视图。
具体实施方式
本公开、其各方面以及实施方式并不限于本文所公开的具体部件、组装工序或方法元素。本领域已知的符合预期半导体封装的许多另外的部件、组装工序和/或方法元素将显而易见地能与本公开的特定实施方式一起使用。因此,例如,尽管本发明公开了具体实施方式,但是此类实施方式和实施组件可包括符合预期操作和方法的本领域已知用于此类半导体封装以及实施组件和方法的任何形状、尺寸、样式、类型、模型、版本、量度、浓度、材料、数量、方法元素、步骤等。
图1示出第一实施方式半导体封装2的剖视图,其中布线4电耦接和机械耦接至多个压接插针8。如图所示,多个压接插针塑封到具有指状物6的壳体中。盖10封闭封装2,并且多个插针通过盖中的多个开口装配。
参见图2,其中示出半导体封装12的第二实施方式。不同取向的压接插针16和18塑封到盖14中且固定地耦接至该盖,并且封闭在壳体20中。壳体20与多个压接插针16和18以及盖14固定地耦接至衬底22。本文所公开的半导体封装的第一实施方式和第二实施方式可帮助减少多个压接插针的单独压接插针上的应力。
参见图3A,其中示出半导体封装24的第一实施方式的顶视图。壳体26在其中具有开口,其中支柱28从开口的一侧延伸到开口的另一侧。第一组多个指状物30在支柱28的一侧上从支柱28延伸,并且第二组多个指状物30从支柱28的相对一侧延伸。多个压接插针32塑封到指状物30中并且由指状物30保持。参见图3B,其中示出与图3A中的半导体封装类似的半导体封装34的一个实施方式的剖视图。壳体36封闭围绕多个压接插针40塑封的指状物38。通过非限制性例子的方式,盖42可以随后添加在嵌入到指状物38中的压接插针40上方。如图3B所示,所有压接插针直接相同取向,以允许其塑封到指状物30中。在此类实施方式中,这可允许所有指状物具有相同尺寸。然而,在其他实施方式中,指状物可在宽度和尺寸上相对于彼此变化,以便允许不同取向(和/或尺寸)的插针同时塑封到指状物中。
参见图4A至图4F,其中示出用于制造半导体封装的方法。图4A示出衬底44。衬底44可以由包括以下的任何材料制成:铜、硅、它们的任何组合、或陶瓷或其他导电/绝缘材料。图4B示出将管芯48添加到衬底46。管芯48可通过非限制性例子的方式包括绝缘栅双极性结型晶体管(IGBT)、整流器、金属氧化物半导体场效应晶体管(MOSFET)、或者任何其他半导体器件。图4C示出半导体封装50,其中添加连接器56以便将管芯54机械连接和电连接至其他管芯48和衬底52。连接器56可包括由任何导电材料制成的导线。图4D示出当包括塑封到其中的多个插针的壳体60耦接至衬底68时的半导体封装58。壳体60类似于图3A和图3B所示出的壳体。壳体60具有支柱62,所述支柱从壳体中的开口的一侧延伸到开口的相对一侧。指状物64从支柱62的任一侧延伸。指状物64延伸从支柱62延伸到壳体60的一侧。多个压接插针66嵌入到支柱的指状物64中。在壳体60耦接至衬底68时,压接插针66同时电耦接和机械耦接至衬底68,这可减少施加在单独压接插针上的力。图4E示出将盖76耦接至壳体60的任选步骤。盖76具有在其中形成的穿过盖的孔,所述孔允许压接插针74穿过盖76。盖76放置在压接插针上并且搁置在壳体72内部。在具体实施方式中,盖搁置在围绕盖中的开口形成的凸缘上。在添加盖76之前,可通过壳体72内的开口添加灌封化合物。图4F是完成的半导体封装76的图示。由于所有插针可在壳体60耦接至衬底68的同时机械耦接至衬底,此方法可允许在使用压接插针时实现半导体封装制造自动化。这样可以消除对于在制造期间使用任何种类的夹具将插针单独地或共同地固定到衬底的需要。
参见图5A至图5F,其中示出用于制造半导体封装的方法的另一个实施方式。图5A示出衬底84。衬底84可由包括以下的任何材料制成:铜、硅、陶瓷、导电材料/绝缘材料以及它们的任何组合。图5B示出在将管芯90耦接至衬底88之后的衬底。管芯90可通过非限制性例子的方式包括绝缘栅极双极性结型晶体管(IGBT)、整流器、金属氧化物半导体场效应晶体管(MOSFET)、或者任何其他半导体器件。图5C示出在耦接导线98以便将管芯96机械连接和电连接至其他管芯和衬底94之后的半导体封装92。图5D示出在将盖104和压接插针108耦接至衬底102之后的半导体封装。如附图所示,压接插针108塑封到盖中且与盖固定地耦接。当盖放置在衬底上方时,压接插针与衬底102电耦接和机械耦接。另外,它们自动与其将粘结的衬底102上的特定位置对齐。盖104包括开口106以便添加灌封化合物。图5E示出在壳体112耦接在盖104上方之后的封装。壳体112在盖114周围和上方与嵌入的压接插针116配合,并且将盖114与衬底118耦接。如图所示,凸缘围绕盖114的周边延伸,该凸缘与围绕壳体112的开口的对应凸缘啮合。然而在其他实施方式中,可能不包括凸缘并且盖114可能仅保持在壳体112的开口内。壳体112还可包括多个锁定突出113,所述锁定突出与盖114的一个或多个边缘啮合。在各种实施方式中,锁定突出113可将盖114不可逆地锁定到壳体112。图5F示出完成的半导体封装120的一个实施方式。壳体122耦接至盖124,并且嵌入的压接插针126耦接至衬底102。现在可任选地通过盖124中的开口128添加灌封化合物。此方法还可通过消除对用于在焊接步骤期间固定所有插针的夹具的需要,允许在使用压接插针时实现半导体封装制造自动化。相反,此方法实施方式准许使用在焊接/耦接步骤期间固定盖自身的单个夹具,这在机械上更为简单。
现在参见图6,其中示出多个压接插针的侧视图,其具有固定地耦接至盖的锁定机构/结构/突出。半导体封装130包括:衬底132、耦接至衬底132的壳体134、耦接至壳体134的盖133、以及固定地耦接至盖133的多个压接插针136。在各种实施方式中,压接插针可塑封到壳体中或塑封到盖133中。在此实施方式中,每个压接插针136具有锁定部分138,该锁定部分从压接插针的一侧延伸到壳体134的材料中或延伸到盖133中。锁定部分138具有模具锁定功能,以防止在制造期间或在将封装插入母板或其他连接器的过程中,压接插针相对于壳体或盖材料滑动。在其他实施方式中,并非所有压接插针都将包括锁定部分;仅特定的压接插针会包括此特征。压接插针可包括从压接插针136的一侧延伸的两个或更多个锁定部分。在具有多个锁定部分的实施方式中,锁定部分可形成T形或Y形。在各种实施方式中,锁定机构可以是对称的,也可以不是对称的,并且它们可在形状、尺寸以及沿着插针轴的位置上变化。如图所示,如本文件中公开的其他插针,多个压接插针136电耦接和机械耦接至衬底132。图7示出具有锁定部分138的压接插针136的特写图。
在各种实施方式中,以下美国专利申请中公开的任何插针类型也可用作本文所公开的半导体封装实施方式中的压接插针:Chew等人于2015年3月19日提交的、名称为“Press-Fit Pin for Semiconductor Packages and Related Methods”(用于半导体封装的压接插针和相关方法)的专利申请序列号14662591;Lin等人在2015年2月19提交的、名称为“Semiconductor Package with Elastic Coupler and Related Methods”(具有弹性联接器的半导体封装和相关方法)的专利申请序列号14626758,其在2016年8月30日作为美国专利No.9,431,311发布;Yao等人在2015年4月4日提交的、名称为“Flexible Press FitPins for Semiconductor Packages and Related Methods”(用于半导体封装的柔性压接插针和相关方法)的专利申请序列号14703002;所述专利申请中的每一篇的公开内容据此以引用方式整体并入本文。
在各种实施方式中,半导体封装130可包含灌封化合物。灌封化合物可消除间距,诸如插针、外壳、模具与衬底之间的间隙,盖内的间隙,以及半导体封装内的任何其他间距。间距的消除可有助于保护封装内的部件免于受到湿气、氧化和其他损害。灌封化合物可包括有机硅、环氧树脂、它们的任何组合、或被设计用于覆盖和保护衬底和其上的电子部件的任何其他材料。
在各种实施方式中,半导体封装130可以包括或可以不包括盖134。在具有盖的实施方式中,盖可包括本文件中公开的或以引用方式并入本文的任何类型的盖。另外,盖可能以本文件中公开的或以引用方式并入本文的任何方式耦接至壳体和压接插针。
现在参见图8,其中示出具有多个支柱的半导体封装的视图。在此实施方式中,半导体封装包括耦接至衬底144的壳体142。壳体具有开口,其中三个支柱146、148和150从开口的第一表面延伸到开口的第二表面(支柱所耦接的壳体一侧)。在各种实施方式中,半导体封装可包括任何数目的两个或更多个支柱。在具体实施方式中,与图8所示的相对于矩形开口的平行一侧为直的支柱相比,支柱可以相对于开口的任何表面为弯曲的。在此实施方式中,开口是矩形的,然而在其他实施方式中并且如以下所讨论的,开口也可以是任何闭合形状。
半导体封装可包括第一组指状物152,所述指状物从第一支柱146延伸到开口表面。在各种实施方式中,第一组指状物152可以与开口表面耦接,也可以不与开口表面耦接。对于第一组指状物不与其延伸朝向的开口表面耦接的那些实施方式,所述第一组指状物通过耦接至支柱得到支撑。在各种实施方式中,第一组指状物可以相对于第一支柱为弯曲的。在其他实施方式中,第一组指状物可以相对于任何支柱为弯曲的。
半导体封装可包括第二组指状物154,所述指状物从第二支柱150延伸到开口的第四表面。类似于第一组指状物,第二组指状物可以与开口的第四表面耦接,也可以不与开口的第四表面耦接。在各种实施方式中,第二组指状物154同样可以相对于第二支柱150为弯曲的。在其他实施方式中,第二组指状物154可以相对于任何支柱为弯曲的。半导体封装可包括在第一支柱146与第二支柱150之间延伸的第三组或更多组指状物。如图8所示,具有在第一支柱146与第二支柱150之间延伸的第三组指状物156和第四组指状物158。在各种实施方式中,在第一支柱146与第二支柱150之间延伸的成组的指状物可以仅耦接至支柱中的一个或另一个。在其他实施方式中,在第一组指状物与第二组指状物之间延伸的成组的指状物可耦接至多个支柱。第三组或更多组指状物也可以相对于第一支柱146或第二支柱150为弯曲的。在其他实施方式中,第三组或更多组指状物相对于在第一支柱146与第二支柱150之间的任何支柱为弯曲的。
在各种实施方式中,半导体封装可包括如先前所讨论的灌封化合物,所述灌封化合物可以是本文件中公开的任一种。
在各种实施方式中,半导体封装可以包括或可以不包括盖。在具有盖的实施方式中,盖可包括本文件中公开的或以引用方式并入本文的任何类型的盖。另外,盖可能以本文件中公开的或以引用方式并入本文的任何方式耦接至壳体和压接插针。
如本文件中先前所讨论,半导体封装还包括多个压接插针160。压接插针160可以是本文件中公开的或以引用方式并入本文的任一种。
在替代性实施方式中,本文件中所描述的半导体封装的壳体可包括圆形、三角形、矩形、六边形、八边形或任何其他闭合形状的周边。所描述的半导体封装还可包括相应地为圆形、三角形、矩形、六边形、八边形或任何其他闭合形状的盖。图9为八边形盖164的一个实施方式的图解。在一些实施方式中,壳体的周边的闭合形状是与盖相同的形状,然而在其他实施方式中,壳体的周边的形状与盖也可以不相同,即其中多个盖可放置在单个盖内,诸如通过非限制性例子的方式,其中两个直角三角形盖放置在方形盖中。
现参见图10,其中示出仅具有两个凸缘的半导体封装盖。半导体封装的壳体可被构造成耦接在盖168的一个或多个边缘上方和衬底170的至少一部分上方。如先前所讨论,盖168可以是任何闭合形状。盖可包括灌封开口。盖可在旨在锁定到壳体的一侧上包括凸缘172。在具体实施方式中,盖168可在可以是相邻一侧也可以不是相邻一侧的两个或更多个一侧上具有凸缘。壳体可具有锁定突出,所述锁定突出与盖168的至少两个带凸缘的边缘啮合并且将盖不可逆地锁定到壳体。锁定突出可以是本文件中公开的任一种。在使用本文所公开的原理的情况下,多种多样的盖、壳体和插针实施方式和设计是可能的。
在各种实施方式中,半导体封装可包括类似本文所公开的那些中的任一种的灌封化合物。
半导体封装的实施方式包括:衬底、耦接至衬底的壳体、以及多个压接插针。多个压接插针与壳体固定地耦接。多个压接插针具有从多个压接插针的一侧延伸到壳体中的至少一个锁定部分,并且多个压接插针电耦接和机械耦接至衬底。
在半导体封装的一个实施方式中,多个压接插针塑封到壳体中。
在半导体封装的一个实施方式中,封装包含灌封化合物。
在半导体封装的一个实施方式中,灌封化合物包括有机硅。
在半导体封装的一个实施方式中,封装包括盖,该盖具有塑封到其中且固定地耦接至其的多个压接插针。盖还包括灌封开口。
在半导体封装的一个实施方式中,壳体被构造成固定地耦接在盖的一个或多个边缘上方以及衬底的至少一部分上方。
在半导体封装的一个实施方式中,壳体具有多个锁定突出,所述锁定突出与盖的一个或多个边缘啮合并且将盖不可逆地锁定到壳体。
半导体封装的实施方式包括:衬底、耦接至衬底的壳体、以及开口,该开口包括从开口的第一表面延伸到开口的第二表面的两个或更多个支柱。第一组多个指状物从两个或更多个支柱中的第一支柱朝向开口的第三表面延伸。第二组多个指状物从两个或更多个支柱中的第二支柱朝向开口的第四表面延伸。第三组多个指状物在两个或更多个支柱中的第一支柱与第二支柱之间延伸。半导体封装还包括多个压接插针。多个压接插针与壳体固定地耦接。多个压接插针电耦接和机械耦接至衬底。
在半导体封装的一个实施方式中,封装具有耦接至壳体的盖。盖具有多个开口。多个开口被构造成接纳多个压接插针。
在半导体封装的一个实施方式中,多个压接插针塑封到壳体中。
在半导体封装的一个实施方式中,封装包含灌封化合物。
在半导体封装的一个实施方式中,灌封化合物包括有机硅。
半导体封装的实施方式包括:衬底、具有耦接至衬底的周边的壳体、具有穿过其耦接至壳体的多个开口的盖、以及多个压接插针。壳体的周边具有三角形、矩形、六边形和八边形形状中的一种。盖具有三角形、矩形、六边形和八边形形状中的一种。多个压接插针与壳体固定地耦接并插入盖的多个开口中。多个压接插针电耦接和机械耦接至衬底。
在半导体封装的一个实施方式中,盖包括灌封开口。
在半导体封装的一个实施方式中,多个压接插针塑封到盖中且与盖固定地耦接。
在半导体封装的一个实施方式中,壳体被构造成固定地耦接在盖的一个或多个边缘上方以及衬底的至少一部分上方。
在半导体封装的一个实施方式中,壳体具有多个锁定突出,所述锁定突出与盖的至少两个边缘啮合并且将盖不可逆地锁定到壳体。
在半导体封装的一个实施方式中,多个压接插针塑封到壳体中。
在半导体封装的一个实施方式中,封装包含灌封化合物。
在半导体封装的一个实施方式中,灌封化合物包括有机硅。
半导体封装的实施方式包括:衬底、耦接至衬底的壳体、以及多个压接插针。压接插针被塑封到壳体中且与壳体固定地连接。插针电耦接和机械耦接至衬底。
在半导体封装的一个实施方式中,壳体具有开口,该开口具有从开口的一侧延伸到开口的另一侧的支柱,以及在支柱的一侧上从支柱延伸的第一组多个指状物和从支柱的相对一侧延伸的第二组多个指状物。
在半导体封装的一个实施方式中,盖耦接至壳体。盖具有穿过盖的多个开口。多个开口被构造成接纳多个插针。
在半导体封装的一个实施方式中,壳体具有盖,该盖具有塑封到其中且固定地耦接至其的多个插针,该盖具有穿过盖的灌封开口。
在半导体封装的一个实施方式中,壳体被构造成固定地耦接在盖的一个或多个边缘上方以及衬底的至少一部分上方。
在半导体封装的一个实施方式中,壳体具有多个锁定突出,所述锁定突出与盖的一个或多个边缘啮合并且将盖不可逆地锁定到壳体。
使用制造半导体封装的方法的实施方式来制造半导体封装的实施方式。该方法包括:提供衬底,将一个或多个管芯耦接至衬底,使用一个或多个连接器将管芯耦接至衬底,以及提供壳体。该方法还包括将多个插针塑封到壳体中并固定地耦接至壳体。该方法还包括同时将多个插针和壳体与衬底电耦接和机械耦接。该方法还包括在壳体内将灌封化合物分配在衬底的至少一部分上方。
一种制造半导体封装的方法的实施方式可包括以下各项中的一项、全部或任一项:
在制造半导体封装的方法的一个实施方式中,壳体具有开口,该开口具有从开口的一侧延伸到开口的另一侧的支柱。壳体具有在支柱的一侧上从支柱延伸的第一组多个指状物。壳体还具有从支柱的相对一侧延伸的第二组多个指状物。
在制造半导体封装的方法的一个实施方式中,包括具有穿过盖的多个开口的盖,所述多个开口被构造成接纳耦接至壳体的多个插针。
在制造半导体封装的方法的一个实施方式中,衬底包括铜、硅和它们的任何组合中的至少一种。
在制造半导体封装的方法的一个实施方式中,插针通过焊接固定地耦接至衬底。
在制造半导体封装的方法的一个实施方式中,一个或多个连接器包括导线。
本文所公开的半导体封装实施方式可以使用制造半导体封装的另一种方法来制造。该方法实施方式包括:提供衬底,将一个或多个管芯耦接至衬底,以及使用一个或多个连接器耦接管芯。该方法还包括提供用于壳体的盖,该盖具有在其中的灌封开口。该方法还包括将多个插针塑封到盖中并固定地耦接至盖。该方法还包括同时将多个插针和盖电耦接和机械耦接至衬底。该方法还包括将壳体耦接在盖上以及耦接至衬底。该方法还包括通过盖中的灌封开口将灌封化合物分配到壳体中。
在制造半导体封装的方法的一个实施方式中,使用临时夹具将盖和衬底固定在一起,同时将多个插针和盖耦接至衬底。
在制造半导体封装的方法的一个实施方式中,在壳体上包括多个锁定突出以便将盖与壳体机械地且不可逆地锁定。
在制造半导体封装的方法的一个实施方式中,衬底包括铜、硅或它们的任何组合中的至少一种。
在制造半导体封装的方法的一个实施方式中,插针通过焊接固定地耦接至衬底。
在制造半导体封装的方法的一个实施方式中,一个或多个连接器由导线制成。
在以上描述中提到半导体封装具体实施方式以及实施组件、子组件、方法和子方法的地方,应当易于显而易见的是,可在不脱离其实质的情况下作出多种修改,并且这些实施方式、实施组件、子组件、方法和子方法可应用于其他半导体封装系统。
Claims (8)
1.一种半导体封装,包括:
衬底;
多个压接插针;以及
壳体,所述壳体耦接至所述衬底,所述壳体包括盖,所述多个压接插针被塑封到所述盖中且与所述盖直接地固定地耦接,所述盖包括穿过所述盖的灌封开口;
其中所述多个压接插针电耦接和机械耦接至所述衬底。
2.一种半导体封装,包括:
衬底;
壳体,所述壳体耦接至所述衬底,所述壳体包括盖;以及
多个压接插针;
其中所述多个压接插针与所述壳体固定地耦接,且所述多个压接插针被塑封到所述盖中且与所述盖直接地耦接;
其中所述多个压接插针包括至少一个锁定部分,所述至少一个锁定部分从所述多个压接插针的一侧延伸进入到所述盖中;并且
其中所述多个压接插针电耦接和机械耦接至所述衬底。
3.一种半导体封装,包括:
衬底;
壳体,所述壳体耦接至所述衬底;
其中所述壳体包括开口,所述壳体包括从所述开口的第一表面延伸到所述开口的第二表面的两个或更多个支柱,其中第一组多个指状物从所述两个或更多个支柱中的第一支柱朝向所述开口的第三表面延伸,第二组多个指状物从所述两个或更多个支柱中的第二支柱朝向所述开口的第四表面延伸,并且第三组多个指状物在所述两个或更多个支柱中的所述第一支柱与所述第二支柱之间延伸;以及
多个压接插针;
其中所述多个压接插针与所述壳体直接地固定地耦接;并且
其中所述多个压接插针电耦接和机械耦接至所述衬底。
4.根据权利要求3所述的封装,还包括耦接至所述壳体的盖,所述盖包括穿过所述盖的多个开口,所述多个开口被构造成接纳所述多个压接插针。
5.根据权利要求3所述的封装,其中所述封装包含灌封化合物。
6.一种半导体封装,包括:
衬底;
壳体,所述壳体包括耦接至所述衬底的周边;
其中所述周边包括三角形、矩形、六边形和八边形形状中的一种;
盖,耦接至所述壳体,其中所述盖包括穿过其的多个开口,所述盖具有三角形、矩形、六边形和八边形形状中的一种;以及
多个压接插针;
其中所述壳体包括开口,所述壳体包括从所述开口的第一表面延伸到所述开口的第二表面的支柱,第一组指状物从所述支柱朝向所述开口的第三表面延伸,第二组指状物从所述支柱朝向所述开口的第四表面延伸;
其中所述多个压接插针被塑封在所述第一组指状物和所述第二组指状物中并与所述第一组指状物和所述第二组指状物固定且直接地耦接,并被插入到所述盖的所述多个开口中;
其中所述多个压接插针电且机械地耦接至衬底。
7.根据权利要求6所述的封装,其中所述盖包括穿过其的灌封开口。
8.根据权利要求6所述的封装,其中所述多个压接插针被塑封到所述盖中,并与所述盖固定地耦接。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202210695499.7A CN115101428A (zh) | 2015-12-15 | 2016-12-14 | 半导体封装系统和相关方法 |
Applications Claiming Priority (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201562267349P | 2015-12-15 | 2015-12-15 | |
US62/267,349 | 2015-12-15 | ||
US15/136,605 US11342237B2 (en) | 2015-12-15 | 2016-04-22 | Semiconductor package system and related methods |
US15/136,605 | 2016-04-22 | ||
US15/341,367 US10825748B2 (en) | 2015-12-15 | 2016-11-02 | Semiconductor package system and related methods |
US15/341,367 | 2016-11-02 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202210695499.7A Division CN115101428A (zh) | 2015-12-15 | 2016-12-14 | 半导体封装系统和相关方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN106887415A CN106887415A (zh) | 2017-06-23 |
CN106887415B true CN106887415B (zh) | 2022-07-12 |
Family
ID=59020838
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201611149084.0A Active CN106887415B (zh) | 2015-12-15 | 2016-12-14 | 半导体封装系统和相关方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US10825748B2 (zh) |
CN (1) | CN106887415B (zh) |
Families Citing this family (9)
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US10566713B2 (en) * | 2018-01-09 | 2020-02-18 | Semiconductor Components Industries, Llc | Press-fit power module and related methods |
EP3627978A1 (en) * | 2018-09-19 | 2020-03-25 | Infineon Technologies AG | Power semiconductor module arrangement and housing for a power semiconductor arrangement |
CN216698775U (zh) | 2019-02-11 | 2022-06-07 | 怡得乐工业有限公司 | 用于将基板连接在一起的电触头及包括其的电学组件 |
US11710687B2 (en) * | 2019-05-22 | 2023-07-25 | Semiconductor Components Industries, Llc | Semiconductor package with guide pin |
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US20170170084A1 (en) | 2017-06-15 |
US20210050272A1 (en) | 2021-02-18 |
CN106887415A (zh) | 2017-06-23 |
US10825748B2 (en) | 2020-11-03 |
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PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
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GR01 | Patent grant | ||
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