CN105719960A - 用于刻蚀高k金属栅层叠的方法 - Google Patents

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Abstract

一种用于刻蚀栅极的方法，包括：在衬底之上形成高k材料层；在高k材料层之上形成上位层；执行用于刻蚀上位层的第一刻蚀工艺，以形成上位层图案；在上位层图案的侧壁上形成间隔件；以及使用包括主刻蚀气体和添加气体的等离子体来执行第二刻蚀工艺，以刻蚀高k材料层，其中，添加气体的量与主刻蚀气体基本上相同，以提高相对于衬底的刻蚀选择比。

Description

用于刻蚀高k金属栅层叠的方法
相关申请的交叉引用
本申请要求于2014年12月19日提交的第10-2014-0184983号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用整体合并于此。
技术领域
本发明的示例性实施例涉及一种制造半导体器件的方法，更具体地，涉及一种用于刻蚀高k金属栅层叠的方法。
背景技术
栅结构包括位于栅介电层上的栅电极。通常，栅介电层由氧化硅形成，栅电极由多晶硅形成。
当器件尺寸减小时，使用高k介电材料和金属栅电极以提升器件性能。高k介电材料指具有比氧化硅的介电常数高的介电常数的材料。例如，高k介电材料可以具有大于3.9的介电常数。在下文中，高k介电材料将被称作“高k材料”。
将包括高k材料和金属栅电极的栅结构称作“高k金属栅结构”。
制备高k金属栅结构可以包括栅层叠形成工艺和栅层叠刻蚀工艺。栅层叠形成工艺是用于形成包括高k材料和含金属层的多层结构的工艺。可以将包括高k材料和含金属层的多层结构称作“高k金属栅层叠”。栅层叠刻蚀工艺是用于刻蚀高k金属栅层叠的工艺，即用于图案化高k金属栅结构的工艺。
在用于刻蚀高k金属栅层叠的工艺中，使用本领域通常所知的刻蚀剂难以刻蚀高k材料。此外，在用于刻蚀高k材料的工艺期间，高k材料有可能被等离子体损坏，或者其他材料可能由于高k材料和其他材料之间的低刻蚀选择比而被损坏。例如，由于低刻蚀选择比，可能引起衬底凹进或底切。
发明内容
各种实施例针对一种用于刻蚀栅层叠的方法，该方法能够在用于高k材料的刻蚀工艺期间具有相对于其他材料的高刻蚀选择比。
此外，各种实施例针对一种用于制造半导体器件的方法，该方法能够同时刻蚀位于不同区域中的层叠，而不产生刻蚀缺陷。
在实施例中，用于栅极的方法可以包括：在衬底之上形成高k材料层；在高k材料层之上形成上位层；执行用于刻蚀上位层的第一刻蚀工艺以形成上位层图案；在上位层图案的侧壁上形成间隔件；以及使用包括主刻蚀气体和添加气体的等离子体来执行第二刻蚀工艺以刻蚀高k材料层，其中，添加气体的量与主刻蚀气体的量基本上相同以提高相对于衬底的刻蚀选择比。在比第一刻蚀工艺高的温度下执行第二刻蚀工艺。主刻蚀气体包括BCl3。添加气体包括氩气。高k材料层包括含铪层。在电感耦合等离子体设备中执行第一刻蚀工艺和第二刻蚀工艺。通过施加大于10W的偏置功率来执行第二刻蚀工艺。该方法还可以包括：在第二刻蚀工艺之后，执行基于氟化氢(HF)的湿法清洗。在50摄氏度执行第一刻蚀工艺，其中，在220摄氏度执行第二刻蚀工艺。上位层包括功函数调节层、在功函数调节层之上的硅基覆盖层以及在硅基覆盖层之上的金属栅电极层。第一刻蚀工艺包括：用于刻蚀硅基覆盖层的第一子刻蚀工艺；以及用于刻蚀功函数调节层的第二子刻蚀工艺。第一子刻蚀工艺包括主刻蚀工艺和过刻蚀工艺，其中，使用相对于功函数调节层具有等于或者大于10的选择比的刻蚀剂来执行过刻蚀工艺。使用包括含溴气体和含氧气体的等离子体来执行过刻蚀工艺。使用包括含氯气体和氩气的等离子体来执行第二子刻蚀工艺。上位层包括基于稀土金属的覆盖层、在基于稀土金属的覆盖层之上的功函数调节层、在功函数调节层之上的硅基覆盖层以及在硅基覆盖层之上的金属栅电极层。第一刻蚀工艺包括：用于刻蚀硅基覆盖层的第一子刻蚀工艺；用于刻蚀功函数调节层的第二子刻蚀工艺；以及用于刻蚀基于稀土金属的覆盖层的第三子刻蚀工艺。第一子刻蚀工艺包括：(i)主刻蚀工艺，执行主刻蚀工艺直到功函数调节层暴露；以及(ii)过刻蚀工艺，在功函数调节层暴露之后执行过刻蚀工艺，其中，使用相对于功函数调节层具有等于或大于10的选择比的等离子体来执行过刻蚀工艺。使用包括含溴气体和氧气的等离子体来执行过刻蚀工艺。使用包括含氯气体和氩气的等离子体来执行第二子刻蚀工艺。使用包括HCl的等离子体来执行第三子刻蚀工艺。
在实施例中，用于制造半导体器件的方法可以包括：准备包括第一区域和第二区域的衬底；在第一区域中的衬底之上层叠下位层和高k材料层；在高k材料层以及第二区域中的衬底之上形成上位层；以及执行用于刻蚀上位层、高k材料层和下位层的刻蚀工艺，以同时形成在第一区域中的栅结构以及在第二区域中的位线结构，其中，执行刻蚀工艺包括：执行用于刻蚀上位层的第一刻蚀工艺；以及使用包括含氯气体和添加气体的等离子体来执行第二刻蚀工艺以刻蚀高k材料层，其中，在比第一刻蚀工艺高的温度下执行第二刻蚀工艺。包括在等离子体中的添加气体的量与包括在等离子体中的含氯气体基本上相同。含氯气体包括BCl3。添加气体包括氩气。高k材料层包括含铪层。在电感耦合等离子体设备中执行第一刻蚀工艺和第二刻蚀工艺，其中，电感耦合等离子体设备的源功率和偏置功率都以13.56MHz的频率施加。通过施加高于15W且低于25W的偏置功率来执行第二刻蚀工艺。该方法还可以包括：在第二刻蚀工艺之后，执行基于氟化氢(HF)的湿法清洗。在50摄氏度执行第一刻蚀工艺，其中，在220摄氏度执行第二刻蚀工艺。上位层包括氮化钛和氮化钛之上的多晶硅。第一刻蚀工艺包括：用于刻蚀多晶硅的第一子刻蚀工艺；以及用于刻蚀氮化钛的第二子刻蚀工艺。第一子刻蚀工艺包括：(i)主刻蚀工艺，执行主刻蚀工艺直到氮化钛暴露；以及(ii)过刻蚀工艺，即便在氮化钛暴露之后，仍执行过刻蚀工艺，其中，使用相对于氮化钛具有等于或大于10的选择比的刻蚀剂来执行过刻蚀工艺。使用其中混合有HBr和O2的等离子体来执行过刻蚀工艺。使用包括Cl2和Ar气的等离子体来执行第二子刻蚀工艺。上位层包括氧化镧、氧化镧之上的氮化钛以及氮化钛之上的多晶硅。第一刻蚀工艺包括：用于刻蚀多晶硅的第一子刻蚀工艺；用于刻蚀氮化钛的第二子刻蚀工艺；以及用于刻蚀氧化镧的第三子刻蚀工艺。第一子刻蚀工艺包括主刻蚀工艺和过刻蚀工艺，执行主刻蚀工艺直到氮化钛暴露，在氮化钛暴露之后执行过刻蚀工艺，其中，使用相对于氮化钛具有等于或大于10的选择比的等离子体来执行过刻蚀工艺。使用包括HBr和O2的等离子体来执行过刻蚀工艺。使用包括Cl2和Ar气的等离子体来执行第二子刻蚀工艺。使用包括HCl的等离子体来执行第三子刻蚀工艺。
附图说明
图1是描述根据第一实施例的高k金属栅结构的制造方法的流程图。
图2A到图2E是描述根据第一实施例的高k金属栅结构的制造方法的截面图。
图3是描述根据第二实施例的高k金属栅结构的制造方法的流程图。
图4A到图4F是描述根据第二实施例的高k金属栅结构的制造方法的截面图。
图5是描述根据第三实施例的高k金属栅结构的制造方法的流程图。
图6是描述根据第三实施例的高k金属栅结构的制造方法的截面图。
图7是图示第二实施例应用到其的P沟道晶体管的截面图。
图8是图示第三实施例应用到其的N沟道晶体管的截面图。
图9是图示第二实施例和第三实施例应用到其的CMOS晶体管的截面图。
图10A到图10I是图示根据实施例的存储器件的制造方法的截面图。
图11是描述根据实施例的氧化铪的刻蚀机制的示图。
图12是描述根据偏置功率的高k材料层和其他材料之间的刻蚀速率方面的差别的曲线图。
图13是描述根据BCl3相对于BCl3和Ar的混合气体的比例的高k材料层和其他材料之间的刻蚀速率方面的差别的曲线图。
具体实施方式
下面将参照附图对各种实施例进行更详细的描述。然而，本发明可以以不同的形式实现，且不应解释为局限于此处阐述的实施例。相反地，提供这些实施例使得本公开将是彻底的和完全的，这些实施例将把本发明的范围充分地传达给本领域技术人员。贯穿本公开，同样的附图标记贯穿本发明的各种附图和实施例表示同样的部件。
附图未必按比例绘制，在某些情况下，可以夸大比例以清楚地图示实施例的特征。当第一层被称为“在”第二层“上”或“在”衬底“上”时，这不仅指第一层直接形成在第二层或衬底上的情况，也指在第一层与第二层或衬底之间存在第三层的情况。
实施例公开了用于包括高k材料和金属层的高k金属栅层叠的刻蚀工艺。高k金属栅层叠可以包括高k材料和其他材料。其他材料可以包括位于高k材料之上的上层材料(OL)和位于高k材料之下的下层材料。下层材料和上层材料可以是单层或多层。
实施例公开了能够同时刻蚀分别位于不同区域中的不同层叠而不产生刻蚀缺陷的刻蚀工艺。
图1是描述根据第一实施例的高k金属栅结构的制造方法的流程图。图1示出了被执行用于高k金属栅层叠的工艺100。工艺100可以包括针对高k金属栅层叠执行的多个工艺。
图2A到图2E是描述根据第一实施例的高k金属栅结构的制造方法的截面图。
根据第一实施例的工艺100可以包括第一工艺110、第二工艺120、第三工艺130、第四工艺140和第五工艺150。第一工艺110和第三工艺130可以是沉积工艺，第二工艺120、第四工艺140和第五工艺150可以是刻蚀工艺。
在第一工艺110中，可以在衬底201上形成高k金属栅层叠200(见图2A)。
衬底201可以包括半导体衬底。衬底201可以由含硅材料形成。衬底201可以包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、掺碳硅、其组合物或其多层物。此外，衬底201可以包括另一种半导体材料，诸如锗。此外，衬底201可以包括III/V族半导体，例如，诸如GaAs的化合物半导体衬底。另外，衬底201可以包括绝缘体上硅(SOI)衬底。
隔离区202和有源区203可以形成在衬底201中。可以通过隔离区202来界定有源区203。隔离区202可以是通过沟槽刻蚀而形成的STI(浅沟槽隔离)区。可以使用化学气相沉积(CVD)或另一种沉积工艺来用介电材料填充沟槽。可以额外使用平坦化工艺(诸如化学机械抛光(CMP))。
高k金属栅层叠200可以是各种不同层的层状结构。高k金属栅层叠200可以包括高k材料层HK和其他材料层。例如，高k金属栅层叠200可以包括高k材料层HK、上位层OL和硬掩膜层HM。高k材料层HK可以形成在衬底201上，上位层OL可以形成在高k材料层HK上。上位层OL可以是单层或多层。硬掩膜层HM可以形成在上位层OL上。
在另一实施例中，高k金属栅层叠200可以包括下位层UL、高k材料层HK、上位层OL以及硬掩膜层HM。下位层UL可以形成在衬底201上，高k材料层HK可以形成在下位层UL上。上位层OL可以形成在高k材料层HK上。下位层UL可以包括介电材料。下位层UL可以包括具有比高k材料层HK低的介电常数的材料。下位层UL可以包括氧化硅、氮氧化硅或其组合。在一些实施例中，可以将下位层UL称作界面层IL。可以在形成高k材料层HK之前或之后通过热氧化来形成下位层UL。此外，下位层UL可以是通过施加到衬底201的化学清洗成分而形成的化学氧化物。
高k材料层HK可以包括具有比氧化硅的介电常数高的介电常数的材料。例如，高k材料层HK可以包括具有大于3.9的介电常数的材料。对于另一个例子，高k材料层HK可以包括具有大于10的介电常数的材料。对于又一个例子，高k材料层HK可以包括具有10到30的介电常数的材料。高k材料层HK可以包括至少一种金属元素。
适合于高k材料层HK的高k材料可以包括含铪材料。含铪材料可以包括氧化铪、氧化硅铪、氮氧化硅铪或其组合。在另一个实施例中，高k材料可以包括氧化镧、氧化铝镧、氧化锆、氧化硅锆、氮氧化硅锆、氧化铝或其组合。可以使用本领域已知的其他高k材料作为高k材料。
上位层OL可以包括导电材料。上位层OL可以包括金属或含金属层。此外，上位层OL可以包括含金属层和含硅层的组合。例如，上位层OL可以包括氮化钛(TiN)、钨(W)、多晶硅或其组合。可以将包括在上位层OL中的含金属层称作“金属栅电极层”。金属栅电极层可以包括诸如钨和铝(Al)的低电阻率金属。
硬掩膜层HM可以形成在上位层OL上。在刻蚀上位层OL和高k材料层HK时可以使用硬掩膜层HM作为刻蚀掩膜。硬掩膜层HM可以包括相对于上位层OL和高k材料层HK具有刻蚀选择比的材料。硬掩膜层HM可以由氮化硅形成。
通常，可以使用诸如化学气相沉积(CVD)的沉积工艺来形成上位层OL和硬掩膜层HM。化学气相沉积(CVD)可以包括常压化学气相沉积(APCVD)、低压化学气相沉积(LPCVD)、等离子体增强型化学气相沉积(PECVD)或金属有机化学气相沉积(MOCVD)。在另一个实施例中，可以使用物理气相沉积(PVD)来形成高k材料层HK和上位层OL。在又一个实施例中，可以使用原子层沉积(ALD)来形成高k材料层HK和上位层OL。
其中包括含金属层的上位层OL位于高k材料层HK上的上述结构称作高k金属栅层叠200。
在第二工艺120中，可以部分地刻蚀高k金属栅层叠200。第二工艺120包括用于刻蚀上位层OL的刻蚀工艺，相应地，可以形成上位层图案OLP(见图2B)。
在刻蚀上位层OL之前，可以执行用于硬掩膜层HM的刻蚀工艺。可以形成硬掩膜层图案HMP。虽然未示出，但可以使用光刻胶图案作为刻蚀掩膜来刻蚀硬掩膜层HM。可以通过本领域通常所知的光刻工艺来形成光刻胶图案。在去除光刻胶图案之后，可以使用硬掩膜层图案HMP作为刻蚀掩膜来刻蚀上位层OL。
可以在等离子体刻蚀反应器中执行第二工艺120。例如，可以在电感耦合等离子体反应器中执行第二工艺120。电感耦合等离子体反应器使用射频(RF)源功率来在真空室中激发等离子体。在电感耦合等离子体反应器中，RF源功率电感耦合到处理室。电感耦合等离子体反应器可以具有位于靠近衬底处的额外的射频(RF)发生器。额外的RF发生器称作偏置射频(RF)发生器。RF偏置功率由偏置RF发生器产生。在电感耦合等离子体反应器中，用于源功率和偏置功率两者的频率可设置为13.56MHz。用于上位层OL的刻蚀工艺可以在上位层OL和高k材料层HK之间具有高刻蚀选择比。即，上位层OL比高k材料层HK刻蚀得更快。在上位层OL是多层的情况下，第二工艺120可以包括多个子工艺。
在第三工艺130中，可以形成间隔层204(见图2C)。间隔层204可以包括介电材料。间隔层204可以由相对于高k材料层HK具有刻蚀选择比的材料形成。间隔层204可以由于与硬掩膜层图案HMP相同的材料形成。例如，间隔层204可以包括氮化硅。
在第四工艺140中，可以刻蚀间隔层204。通过用于间隔层204的刻蚀工艺，可以形成间隔件204G(见图2D)。可以在上位层图案OLP和硬掩膜层图案HMP的侧壁上形成间隔件204G。可以在等离子体刻蚀反应器中执行用于间隔层204的刻蚀工艺。
在第五工艺150中，可以刻蚀高k材料层HK。通过使用间隔件204和硬掩膜层图案HMP作为刻蚀掩膜，可以刻蚀高k材料层HK。可以形成高k材料层图案HKP(见图2E)。可以以与第二工艺120相同的方式在等离子体刻蚀反应器中执行第五工艺150。例如，可以在电感耦合等离子体(ICP)反应器中执行第五工艺150。
用于高k材料层HK的刻蚀工艺可以在高k材料层HK和另一种材料(即，衬底201)之间具有高刻蚀选择比。
用于刻蚀高k材料层HK的刻蚀工艺如下。为了防止由于高k材料层HK和衬底201之间的低刻蚀选择比而引起的点状腐蚀和过度衬底凹进，可以通过控制偏置功率和源功率来执行刻蚀工艺。具体地，为了防止刻蚀残余物的产生和过度衬底凹进，在15W到25W的范围内选择偏置功率。
可以使用包括主刻蚀气体和添加气体的等离子体作为刻蚀剂。主刻蚀气体用来刻蚀高k材料层HK。添加气体提高高k材料层HK和衬底201之间的刻蚀选择比。主刻蚀气体可以包括至少一种物质。一种物质可以包括氯。主刻蚀气体可以包括含氯气体。主刻蚀气体可以包括硼和氯。在实施例中，主刻蚀气体可以包括BCl3。添加气体可以包括氩(Ar)。为了防止衬底201的过度凹进。添加气体的量可以与主刻蚀气体的量相同。因此，可以提高高k材料层HK和衬底201之间的刻蚀选择比。
为了提高包括主刻蚀气体的物质的刻蚀副产物的挥发性，可以在高温执行刻蚀工艺。可以在比用于上位层OL的刻蚀工艺高的温度执行用于高k材料层HK的刻蚀工艺。可以在低温室中执行用于上位层OL的刻蚀工艺，可以在高温室中执行用于高k材料层HK的刻蚀工艺。例如，可以在50摄氏度的室中执行用于上位层OL的刻蚀工艺。可以在220摄氏度的室中执行用于高k材料层HK的刻蚀工艺。由于在高温执行用于高k材料层HK的刻蚀工艺，故可以提高刻蚀副产品的挥发性。由于刻蚀副产品的挥发性提高，故可以减少非挥发的刻蚀副产品的量。结果，当在高温执行用于高k材料层HK的刻蚀工艺时，能够防止在高k材料层图案HKP的侧壁上再沉积非挥发的刻蚀副产品。
第五工艺150还可以包括湿法清洗工艺。例如，在用于高k材料层HK的刻蚀工艺之后，可以执行湿法清洗工艺，使得可以干净地去除残余物。可以使用基于氟化氢(HF)的溶液来执行湿法清洗工艺。
通过上述工艺100，可以在衬底201上形成高k金属栅结构200G。高k金属栅结构200G可以包括高k材料层图案HKP、上位层图案OLP和硬掩膜层图案HMP。在后续工艺中，可以去除硬掩膜层图案HMP。
图3是描述根据第二实施例的高k金属栅结构的制造方法的流程图。图3示出被执行用于高k金属栅层叠的工艺300。工艺300可以包括被执行用于高k金属栅层叠的多个工艺。
图4A到图4F是描述根据第二实施例的高k金属栅结构的制造方法的截面图。
根据第二实施例的工艺300可以包括第一工艺310、第二工艺320、第三工艺330、第四工艺340、第五工艺350和第六工艺360。第一工艺310和第三工艺330可以是沉积工艺，第二工艺320、第四工艺340、第五工艺350和第六工艺360可以是刻蚀工艺。第二工艺320、第五工艺350和第六工艺360可以是用于刻蚀高k金属栅层叠400的刻蚀工艺。
在第一工艺310中，可以在衬底401上形成高k金属栅层叠400(见图4A)。关于衬底401、隔离区402和有源区403，可以参考第一实施例。
高k金属栅层叠400可以是各种不同层的层状结构。高k金属栅层叠400可以包括高k材料层405和其他材料层。例如，高k金属栅层叠400可以包括下位层404、高k材料层405和上位层OL。下位层404可以形成在衬底401上，高k材料层405可以形成在下位层404上。上位层OL可以形成在高k材料层405上。
下位层404可以包括介电材料。下位层404可以包括具有比高k材料层405低的介电常数的材料。下位层404可以包括氧化硅、氮氧化硅或其组合。在某些实施例中，可以将下位层404称作界面层IL。可以在形成高k材料层405之前或之后通过热氧化来形成下位层404。此外，下位层404可以是通过施加化学清洗成分到衬底401而形成的化学氧化物。
高k材料层405可以包括含铪材料。含铪材料可以包括氧化铪、氧化硅铪、氮氧化硅铪或其组合。在另一个实施例中，高k材料可以包括氧化镧、氧化铝镧、氧化锆、氧化硅锆、氮氧化硅锆、氧化铝或其组合。高k材料不限于此，也可以使用本领域已知的其他高k材料。
上位层OL可以包括功函数调节层406、硅基覆盖层407、阻挡层408、金属栅电极层409和硬掩膜层410。功函数调节层406、阻挡层408和金属栅电极层409可以包括金属和诸如金属化合物的含金属材料。硅基覆盖层407可以包括含硅层。功函数调节层406可以包括氮化钛(TiN)。硅基覆盖层407可以包括多晶硅。阻挡层408可以包括钛或氮化钛。金属栅电极层409可以包括诸如钨(W)和铝(Al)的低电阻率金属。硬掩膜层410可以形成在金属栅电极层409上。硬掩膜层410可以包括相对于上位层OL和高k材料层405具有刻蚀选择比的材料。硬掩膜层410可以由氮化硅形成。
通常，可以使用诸如化学气相沉积(CVD)的沉积工艺来形成高k材料层405、功函数调节层406、硅基覆盖层407、阻挡层408、金属栅电极层409和硬掩膜层410。化学气相沉积(CVD)可以包括常压化学气相沉积(APCVD)、低压化学气相沉积(LPCVD)、等离子体增强型化学气相沉积(PECVD)或金属有机化学气相沉积(MOCVD)。在另一个实施例中，可以使用物理气相沉积(PVD)来形成这些层。在又一个实施例中，可以使用原子层沉积(ALD)来形成这些层。
在第二工艺320中，可以部分地刻蚀高k金属栅层叠400。第二工艺320可以包括用于部分地刻蚀上位层OL的多个子刻蚀工艺。
在执行第二工艺320之前，可以执行用于硬掩膜层410的刻蚀工艺。可以形成硬掩膜层图案410P。虽然未示出，但可以使用光刻胶图案作为刻蚀掩膜来刻蚀硬掩膜层410。可以通过本领域通常所知的光刻工艺来形成光刻胶图案。在去除光刻胶图案之后，可以使用硬掩膜层图案410P作为刻蚀掩膜来部分地刻蚀上位层OL。
通过第二工艺320，可以顺序地刻蚀金属栅电极层409、阻挡层408和硅基覆盖层407。可以形成金属栅电极409P、阻挡层图案408P和硅基覆盖层图案407P(见图4B)。
可以在等离子体刻蚀反应器中执行第二工艺320。例如，可以在电感耦合等离子体(ICP)反应器中执行第二工艺320。电感耦合等离子体反应器使用射频(RF)源功率以在真空室中激发等离子体。在电感耦合等离子体反应器中，RF功率电感耦合到处理室。多数电感耦合等离子体反应器具有耦合到接近衬底处的额外的射频(RF)发生器。经常将额外的RF发生器称作偏置射频(RF)发生器。偏置功率由偏置RF发生器产生。在电感耦合等离子体反应器中，用于源功率和偏置功率两者的频率可设置为13.56MHz。
第二工艺320可以包括用于刻蚀金属栅电极层409的子刻蚀工艺、用于刻蚀阻挡层408的子刻蚀工艺以及用于刻蚀硅基覆盖层407的子刻蚀工艺。
可以用相对于功函数调节层406的高刻蚀选择比来执行多个子刻蚀工艺。具体地，在下文中称作“第一子刻蚀工艺”的用于刻蚀硅基覆盖层407的子刻蚀工艺可以在硅基覆盖层407和功函数调节层406之间具有高刻蚀选择比。在第一子刻蚀工艺中，可以顺序地执行主刻蚀工艺和过刻蚀工艺。
下面将在实施例中对主刻蚀工艺和过刻蚀工艺进行描述，在该实施例中，硅基覆盖层407包括多晶硅，功函数调节层406包括氮化钛。
可以使用诸如SF6的含氟气体的等离子体来执行主刻蚀工艺。可以使用相对于氮化钛具有等于或大于10的刻蚀选择比的刻蚀剂来执行过刻蚀工艺，使得刻蚀在氮化钛处停止。可以使用包含含溴气体和含氧气体的等离子体来执行过刻蚀工艺。例如，可以使用HBr/O2的等离子体来执行过刻蚀工艺。通过使用HBr/O2的等离子体，能够获得相对于氮化钛的等于或大于10的高刻蚀选择比。通过使用HBr/O2的等离子体来执行过刻蚀工艺，可以防止多晶硅残留物的产生以及对氮化钛的侵蚀。
在第三工艺330中，可以形成间隔层411(见图4C)。间隔层411可以包括介电材料。间隔层411可以由相对于功函数调节层406具有刻蚀选择比的材料形成。间隔层411可以由与硬掩膜层图案410P相同的材料形成。例如，间隔层411可以包括氮化硅。
在第四工艺340中，可以刻蚀间隔层411。可以通过用于间隔层411的刻蚀工艺来形成间隔件411P(见图4D)。间隔件411P可以形成在金属栅电极409P、阻挡层图案408P、硅基覆盖层图案407P和硬掩膜层图案410P的侧壁上。可以在等离子体刻蚀反应器中执行用于间隔层411的刻蚀工艺。
第五工艺350可以包括用于刻蚀上位层OL的剩余部分的刻蚀工艺。在第五工艺350中，可以刻蚀功函数调节层406。
可以使用间隔件411P和硬掩膜层图案410P作为刻蚀掩膜来刻蚀功函数调节层406。可以形成功函数调节层图案406P(见图4E)。可以使用相对于其他材料具有高刻蚀选择比的刻蚀剂来执行用于功函数调节层406的刻蚀工艺。
可以以与第二工艺320相同的方式在等离子体刻蚀反应器中执行第五工艺350。例如，可以在ICP反应器中执行第五工艺350。
下面将描述在下文中称作“第二子刻蚀工艺”的用于刻蚀功函数调节层406的刻蚀工艺。将针对功函数调节层406包括氮化钛的实施例来描述第二子刻蚀工艺。
可以使用相对于高k材料层405具有等于或大于14的刻蚀选择比的刻蚀剂来执行用于刻蚀氮化钛的第二子刻蚀工艺。例如，可以使用包括含氯气体和氩(Ar)气的等离子体来执行第二子刻蚀工艺。可以使用Cl2/Ar的等离子体来执行第二子刻蚀工艺。通过使用Cl2/Ar的等离子体，能够得到相对于高k材料层405的等于或大于14的高刻蚀选择比。通过使用Cl2/Ar等离子体，可以容易地刻蚀氮化钛，同时防止对高k材料层405的侵蚀。
在第六工艺360中，可以刻蚀高k材料层405。可以形成高k材料层图案405P(见图4F)。可以使用相对于其他材料具有高刻蚀选择比的刻蚀剂来执行用于高k材料层405的刻蚀工艺。
下面将描述在下文中称作“高k材料层刻蚀工艺”的用于刻蚀高k材料层405的刻蚀工艺。将针对功函数调节层406包括氮化钛并且高k材料层405包括氧化铪的实施例来描述高k材料层刻蚀工艺。
为了防止由于相对于衬底401和下位层404的低刻蚀选择比而导致的点状腐蚀和过度衬底凹进，可以通过控制偏置功率和源功率来执行用于高k材料层405的刻蚀工艺。具体地，为了防止刻蚀残余物的产生和过度衬底凹进，可以在15W到25W的范围内选择偏置功率。
可以使用主刻蚀气体的等离子体作为刻蚀剂。此外，通过包括能够提高相对于衬底401和下位层404的刻蚀选择比的添加气体，可以执行刻蚀工艺。主刻蚀气体可以包括至少一种物质。一种物质可以包括氯。主刻蚀气体可以包括含氯气体。在另一个实施例中，主刻蚀气体可以包括硼和氯。例如，主刻蚀气体可以包括BCl3。添加气体可以包括氩(Ar)。为了防止衬底401的过度凹进，添加气体的量可以与主刻蚀气体相同。可以提高高k材料层405相对于衬底401的刻蚀选择比。
为了提高包含主刻蚀气体物质的刻蚀副产品的挥发性，可以在高温下执行刻蚀工艺。可以在比用于上位层OL的刻蚀工艺高的温度下执行用于高k材料层405的刻蚀工艺。可以在低温室中执行用于上位层OL的刻蚀工艺，可以在高温室中执行用于高k材料层405的刻蚀工艺。例如，可以在50摄氏度的低温室中执行用于上位层OL的刻蚀工艺。可以在220摄氏度的高温室中执行用于高k材料层405的刻蚀工艺。由于在高温下执行用于高k材料层405的刻蚀工艺，故可以提高刻蚀副产品的挥发性。由于刻蚀副产品的挥发性提高，故可以减少非挥发的刻蚀副产品的量。结果，当在高温下执行用于高k材料层405的刻蚀工艺时，能够防止非挥发的刻蚀副产品再沉积在高k材料层图案405P的侧壁上。
在第六工艺360中，在用于高k材料层405的刻蚀工艺之后，可以执行湿法清洗工艺，使得可以干净地去除残余物。可以使用基于氟化氢(HF)的溶液来执行湿法清洗工艺。可以通过这样的湿法刻蚀工艺来刻蚀下位层404，在这种情况下，可以省略用于下位层404的刻蚀工艺。
通过如上所述的工艺300，可以在衬底401上形成高k金属栅结构400G。高k金属栅结构400G可以包括下位层图案404P、高k材料层图案405P、功函数调节层图案406P、硅基覆盖层图案407P、阻挡层图案408P、金属栅电极409P和硬掩膜层图案410P。
图5是描述根据第三实施例的高k金属栅结构的制造方法的流程图。图5示出了被执行用于高k金属栅层叠的工艺500。工艺500可以包括被执行用于高k金属栅层叠的多个工艺。
根据第三实施例的工艺500可以包括第一工艺510、第二工艺520、第三工艺530、第四工艺540、第五工艺550、第六工艺560和第七工艺570。第一工艺510和第三工艺530可以是沉积工艺，第二工艺520、第四工艺540、第五工艺550、第六工艺560和第七工艺570可以是刻蚀工艺。第二工艺520、第五工艺550、第六工艺560和第七工艺570可以是用于高k金属栅层叠的刻蚀的刻蚀工艺。
图6是图示根据第三实施例的高k金属栅结构的截面图。
在根据第三实施例的高k金属栅结构400N中，除了基于稀土金属的覆盖层图案412N外，剩余的材料层可以与第二实施例相同。例如，高k金属栅结构400N可以包括下位层图案404N、高k材料层图案405N、基于稀土金属的覆盖层图案412N、功函数调节层图案406N、硅基覆盖层图案407N、阻挡层图案408N、金属栅电极409N以及硬掩膜层图案410N。
相应地，第二工艺520可以包括用于形成硅基覆盖层图案407N的第一子刻蚀工艺。第五工艺550可以包括用于形成功函数调节层图案406N的第二子刻蚀工艺。第六工艺560可以包括用于形成基于稀土金属的覆盖层图案412N的第三子刻蚀工艺。第七工艺570可以包括高k材料层刻蚀工艺。
可以以与第二实施例中相同的方式来执行第一子刻蚀工艺、第二子刻蚀工艺和高k材料层刻蚀工艺。
可以使用相对于高k材料层具有高刻蚀选择比的刻蚀剂来执行用于形成基于稀土金属的覆盖层图案412N的第三子刻蚀工艺。可以使用含氯气体的等离子体来执行第三子刻蚀工艺。例如，可以使用HCl来执行第三子刻蚀工艺。在另一个实施例中，可以通过使用HCl溶液的湿法刻蚀工艺来执行第三子刻蚀工艺。在这种情况下，可以将衬底从等离子体反应器卸载以执行湿法刻蚀工艺。
可以将根据第三实施例的高k金属栅结构400N应用到N沟道晶体管。
图7是图示第二实施例应用到其的P沟道晶体管的截面图。
参见图7，P沟道晶体管430P包括形成在有源区403P中的P沟道区420P以及在P沟道区420P上的高k金属栅结构400P。P沟道区420P形成在P型源区413P和P型漏区414P之间。
有源区403P可以包括掺杂区。在图中未图示掺杂区。掺杂区可以形成“阱区”。可以通过离子注入来将用于阱区的掺杂剂引入有源区403P中。用于P沟道晶体管430P的阱区可以用N型掺杂剂来掺杂。
P沟道区420P可以形成在有源区403P的顶表面部分中。P沟道区420P可以包括硅和锗的复合物，诸如硅锗(SiGe)。可以在有源区403P上沉积含硅锗的复合物的层(在下文中称作含硅锗层)。可以使用外延沉积工艺来沉积含硅锗层。可以通过在有源区403P的上表面部分中执行锗注入来形成含硅锗层。
高k金属栅结构400P可以位于P沟道区420P上。高k金属栅结构400P可以包括界面层图案404P、高k材料层图案405P、功函数调节层图案406P、硅基覆盖层图案407P、阻挡层图案408P、金属栅电极409P以及硬掩膜层图案410P。高k金属栅结构400P还可以包括间隔件411P。
功函数调节层图案406P可以具有合适的功函数，以偏移P沟道晶体管430P的阈值电压。阈值电压表示晶体管的栅极导通以形成导电沟道的电压。功函数调节层图案406P可以包括能够偏移阈值电压的功函数调节材料。通过功函数调节材料，可以出现负阈值电压偏移或正阈值电压偏移。通过N型功函数调节元素，可以出现负阈值电压偏移。这可以称作N型阈值电压偏移。通过P型功函数调节元素，可以出现正阈值电压偏移。这可以称作P型阈值电压偏移。N型阈值电压偏移意味着费米能级朝硅的导带偏移。P型阈值电压偏移意味着费米能级朝硅的价带偏移。
通过功函数调节层图案406P可以出现正阈值电压偏移。可以从元素金属、三元金属、金属合金和导电金属化合物之中选择功函数调节层图案406P。适合于功函数调节层图案406P的材料的例子包括钽、钛、铪、锆、钨、钼、其氮化物、其碳化物或其组合。例如，功函数调节层图案406P可以包括氮化钛。
可以选择硅基覆盖层图案407P，以防止功函数调节层图案406P和金属栅电极409P之间的反应。可以防止功函数调节层图案406P的功函数变化。硅基覆盖层图案407P可以包括含硅材料。硅基覆盖层图案407P可以包括硅、单晶硅、多晶硅、非晶硅、碳掺杂硅或其组合。此外，硅基覆盖层图案407P可以包括诸如硅锗的另一种半导体材料。硅基覆盖层图案407P可以包括用杂质掺杂的多晶硅。硅基覆盖层图案407P可以防止功函数调节层图案406P的氧化。
可以选择阻挡层图案408P，以防止硅基覆盖层图案407P和金属栅电极409P之间的反应。阻挡层图案408P可以包括氮化钛。
可以选择金属栅电极409P，以降低高k金属栅结构400P的电阻率。金属栅电极409P可以包括低电阻率金属。可以在元素金属、三元金属、金属合金和导电金属化合物之中选择金属栅电极409P。金属栅电极409P可以包括钨。
图8是图示第三实施例应用到其的N沟道晶体管的截面图。参见图8，N沟道晶体管430N包括形成在有源区403N中的N沟道区420N以及在N沟道区420N上的高k金属栅结构400N。N沟道区420N形成在N型源区413N和N型漏区414N之间。
有源区403N可以包括掺杂区。在图中未图示掺杂区。掺杂区可以形成“阱区”。可以通过离子注入来将用于阱区的掺杂剂引入到有源区403N中。可以用P型掺杂剂对用于N沟道晶体管430N的阱区进行掺杂。
N沟道区420N可以形成在有源区403N的顶表面部分中。N沟道区420N可以是硅沟道。高k金属栅结构400N可以位于N沟道区420N上。高k金属栅结构400N可以包括界面层图案404N、高k材料层图案405N、基于稀土金属的覆盖层图案412N、功函数调节层图案406N、硅基覆盖层图案407N、阻挡层图案408N、金属栅电极409N以及硬掩膜层图案410N。
基于稀土金属的覆盖层图案412N可以是包括偶极子形成物质的材料。偶极子形成物质可以在基于稀土金属的覆盖层图案412N和高k材料层图案405之间的界面形成偶极子。通过偶极子可以出现负阈值电压偏移。基于稀土金属的覆盖层图案412N可以包括含镧的材料。基于稀土金属的覆盖层图案412N可以包括氧化镧。由于应用了氧化镧，故提供了在低阈值电压、优异的载流子迁移率以及有效氧化层厚度(EOT)变薄(scaling)方面的优点。
在N沟道晶体管430N中，通过基于稀土金属的覆盖层图案412N和功函数调节层图案406N可以出现负阈值电压偏移。
界面层图案404N、高k材料层图案405N、功函数调节层图案406N、硅基覆盖层图案407N、阻挡层图案408N、金属栅电极409N以及硬掩膜层图案410N可以与高k金属栅结构400P中相同。
图9是图示第二实施例和第三实施例应用到其的CMOS晶体管的截面图。
参见图9，CMOS晶体管可以包括P沟道晶体管430P和N沟道晶体管430N。P沟道晶体管430P可以包括高k金属栅结构400P。N沟道晶体管430N可以包括高k金属栅结构400N。
关于P沟道晶体管430P和N沟道晶体管430N，可以分别参照第二实施例和第三实施例。
如图9中所示，高k金属栅结构400P和高k金属栅结构400N可以分别位于不同的区域中。高k金属栅结构400P的层叠层与高k金属栅结构400N的层叠层不同。
为了形成高k金属栅结构400P和高k金属栅结构400N，可以使用相同的刻蚀工艺。即，可以同时图案化并刻蚀高k金属栅结构400P和高k金属栅结构400N，而不导致诸如过度衬底凹进和底切的刻蚀缺陷。
图10A到图10I是图示用于制造实施例应用到其的存储器件的方法的截面图。参见图10A，准备衬底11。衬底11可以包括存储单元区610和外围电路区620。可以在存储单元区610中形成多个存储单元。在每个存储单元中，可以形成单元晶体管、位线和存储元件。构成外围电路的外围晶体管可以形成在外围电路区620中。外围电路区620可以包括第一外围电路区620P和第二外围电路区620N。衬底11可以包括半导体材料。衬底11可以包括硅衬底、硅锗衬底或绝缘体上硅(SOI)衬底。可以将存储单元区610称作第一区，并可以将外围电路区620称作第二区。
可以在衬底11中形成隔离层13。可以通过浅沟槽隔离(STI)工艺来形成隔离层13。隔离层13形成在第一沟槽12中。可以将第一沟槽12称作“隔离沟槽”。可以在存储单元区610中通过隔离层13来界定多个第一有源区14A。此外，可以在外围电路区620中通过隔离层13来界定多个第二有源区14B。第一有源区14A可以具有由隔离层13隔离成的形状。隔离层13可以包括氮化硅、氧化硅或其组合。
可以在存储单元区610中形成多个第二沟槽15。通过刻蚀衬底11，可以形成第二沟槽15。第二沟槽15可以具有比第一沟槽12浅的深度。第二沟槽15可以具有在第一方向上延伸的线型形状。可以通过刻蚀第一有源区14A和隔离层13来形成第二沟槽15。第二沟槽15可以形成为跨过有源区14A和隔离层13。第二沟槽15可以包括第一部分和第二部分。第二沟槽15的第一部分和第二部分可以是连续的。可以在第一有源区14A中形成第二沟槽15的第一部分，可以在隔离层13中形成第二沟槽15的第二部分。在另一个实施例中，第二沟槽15的第二部分可以具有比第一部分深的深度，以形成鳍状区(未示出)。可以将鳍状区称作“鳍状沟道区”。第二沟槽15的底部角落可以具有圆形轮廓。由于在第二沟槽15的底部角落上形成圆形轮廓，故可以降低电流泄露。也可以将第二沟槽15称作“栅沟槽”。
可以形成第一栅介电层16。可以在存储单元区610中形成第一栅介电层16。可以将第一栅介电层16称作单元栅介电层。第一栅介电层16可以形成在第二沟槽15的底部和侧壁上。可以通过热氧化来形成第一栅介电层16。在另一个实施例中，可以通过化学气相沉积(CVD)或原子层沉积(ALD)来形成第一栅介电层16。第一栅介电层16可以包括高k材料、氧化物、氮化物、氮氧化物或其组合。高k材料可以是具有比氧化物或氮化物高的介电常数的介电材料。例如，高k材料可以包括氧化铪(HfO2)、硅酸铪(HfSiO)、氮化硅酸铪(HfSiON)或其组合。
可以在存储单元区610中形成多个掩埋字线17。掩埋字线17可以跨过多个第一有源区14A。可以在第一栅介电层16上形成栅导电层(未示出)，栅导电层填充第二沟槽15。通过回刻蚀栅导电层，可以形成位于第二沟槽15中的掩埋字线17。掩埋字线17可以在第一方向上延伸。掩埋字线17的顶表面可以位于比第一有源区14A的顶表面低的水平处。可以延长掩埋字线17和随后要形成的插塞之间的距离。掩埋字线17可以包括钛、钽、钨、氮化钽、氮化钛、氮化钨或其组合。例如，可以通过将钨(W)层叠在氮化钛(TiN)上来形成掩埋字线17。在另一个实施例中，掩埋字线17可以包括功函数金属层。
成对的第二沟槽15可以跨过第一有源区14A。相应地，成对的掩埋字线17可以跨过单个第一有源区14A。多个掩埋字线17可以在第一方向上平行地延伸。
可以在掩埋字线17上形成密封层18。密封层18可以在掩埋字线17上填充第二沟槽15。密封层18可以在后续工艺中起到保护掩埋字线17的作用。密封层18的顶表面可以与第一有源区14A的顶表面位于相同的水平。密封层18可以包括介电材料。密封层18可以包括氧化硅、氮化硅或其组合。
可以通过使用密封层18作为掩膜来将杂质掺杂进入第一有源区14A中。可以在第一有源区14A中形成第一杂质区19和第二杂质区20。第一杂质区19和第二杂质区20可以分别在第二沟槽15的两侧形成在第一有源区14A中。第一杂质区19可以形成在成对的掩埋字线17之间的第一有源区14A中。成对的第二杂质区20可以分别形成在第一有源区14A的两个横向边缘区中。如后面所将描述的，第一插塞可以耦接到第一杂质区19，第二插塞可以耦接到第二杂质区20。为了形成第一杂质区19和第二杂质区20，可以执行诸如注入、等离子体掺杂(PLAD)等的掺杂工艺。可以用相同导电类型的杂质(例如，N型杂质)来对第一杂质区19和第二杂质区20进行掺杂。第一杂质区19和第二杂质区20分别对应于源区和漏区。这样，可以在存储单元区610中形成多个埋栅型晶体管，多个埋栅型晶体管中的每个包括掩埋字线17、第一杂质区19和第二杂质区20。在一个第一有源区14A中可以形成成对的埋栅型晶体管。成对的埋栅型晶体管可以共享第一杂质区19。由于掩埋字线17掩埋在第二沟槽15中，所以掩埋字线17之下的沟道区可以具有三维结构。可以增加沟道长度。结果，可以最小化短沟道效应。
可以在外围电路区620的第一外围电路区620P中在衬底11上形成P沟道区11E。P沟道区11E可以包括硅锗层。
参见图10B，可以在衬底11上形成第一层间介电层21。第一层间介电层21可以包括氧化硅、氮化硅、低k材料或其组合。
可以图案化第一层间介电层21。可以使外围电路区620敞开。在存储单元区610中可以保留第一层间介电层21。
可以层叠界面层22、高k材料层23和基于稀土金属的覆盖层24。可以从存储单元区610选择性地去除界面层22、高k材料层23和基于稀土金属的覆盖层24。在外围电路区620中，界面层22、高k材料层23和基于稀土金属的覆盖层24可以保留在衬底11上。
可以从外围电路区620的第一外围电路区620P去除基于稀土金属的覆盖层24。基于稀土金属的覆盖层24可以仅保留在外围电路区620的第二外围电路区620N中。
参见图10C，可以在外围电路区620中形成功函数调节层25。功函数调节层25可以包括氮化钛。
参见图10D，可以形成第一掩膜图案26。第一掩膜图案26可以是接触掩膜图案。例如，可以使用光刻胶图案来形成第一掩膜图案26。第一掩膜图案26可以覆盖外围电路区620。
可以形成第一开口27。可以通过使用第一掩膜图案26作为刻蚀掩膜来刻蚀第一层间介电层21来形成第一开口27。当从顶部观察时，第一开口27可以具有圆形或椭圆形形状。可以将第一开口27称作“接触孔”。在后续工艺中，可以在第一开口27中形成第一插塞。衬底11的部分通过第一开口27而暴露。例如，第一杂质区19可以通过第一开口27而暴露。可以形成比第一杂质区19宽的第一开口27。相应地，通过第一开口27，隔离层13和密封层18的部分可以在第一杂质区19的附近被暴露。
接下来，可以使第一杂质区19凹进至预定深度(见附图标记R)。第一杂质区19的凹进表面可以位于比衬底11的顶表面低的水平处。由于以该方式执行凹进，故可以改善第一杂质区19和随后要形成的第一插塞之间的接触电阻。不仅可以使第一杂质区19凹进，而且可以使与第一杂质区19相邻的隔离层13的部分以及密封层18的部分凹进。凹槽R可以耦接到第一开口27。通过凹槽R暴露的第一杂质区19、隔离层13和密封层18的顶表面可以比衬底11的顶表面低。当形成凹槽R时，可以使第一开口27的顶部角变圆。
参见图10E，去除第一掩膜图案26。插塞导电层28可以填充第一开口27。可以形成插塞导电层28以填充第一开口27和凹槽R。插塞导电层28可以形成在功函数调节层25上，同时填充第一开口27。
可以用杂质掺杂插塞导电层28。例如，可以通过掺杂工艺(诸如注入)来掺杂杂质。在实施例中，插塞导电层28可以包括多晶硅。
参见图10F，可以选择性地图案化插塞导电层28。可以形成插塞图案28A。为了形成插塞图案28A，可以以暴露第一层间介电层21的表面的方式来平坦化插塞导电层28。可选择地，可以回刻蚀插塞导电层28。相应地，填充第一开口27和凹槽R的插塞图案28A形成。插塞图案28A的表面可以形成在与第一层间介电层21的表面相同的水平处，或者比第一层间介电层21的表面低的水平处。
插塞导电层28B可以保留在外围电路区620中。将插塞导电层28B称作硅基覆盖层28B。
插塞图案28A和第一层间介电层21的表面在存储单元区610中暴露，硅基覆盖层28B的上表面在外围电路区620中暴露。
参见图10G，可以在硅基覆盖层28B上形成阻挡层29和位线导电层30。
在位线导电层30上形成硬掩膜层31。位线导电层30可以由具有比插塞图案28A低的比电阻率的材料形成。位线导电层30可以包括具有比插塞图案28A低的比电阻率的金属材料。例如，位线导电层30可以包括金属、金属氮化物、金属硅化物或其组合。在当前实施例中，位线导电层30可以包括钨(W)或钨化合物。阻挡层29可以包括氮化钛、氮化钽、氮化钨或其组合。硬掩膜层31可以由相对于位线导电层30和插塞图案28A具有刻蚀选择比的介电材料形成。硬掩膜层31可以包括氧化硅、氮化硅、氮氧化硅或其组合。在当前实施例中，硬掩膜层31由氮化硅形成。
这样，在存储单元区610和外围电路区620中形成不同的层叠。在外围电路区620的第二外围电路区620N中，形成包括界面层22、高k材料层23、基于稀土金属的覆盖层24、功函数调节层25、硅基覆盖层28B、阻挡层29、位线导电层30和硬掩膜层31的第一层叠。在存储单元区610中，形成包括插塞图案28A、阻挡层29、位线导电层30和硬掩膜层31的第二层叠。由于硅基覆盖层28B和插塞图案28A由相同的硅材料形成，故第一层叠和第二层叠同时包括相同层(即，硬掩膜层/位线导电层/硅材料)的层叠。
第一层叠可以与上述第三实施例类似。例如，界面层22可以是下位层，基于稀土金属的覆盖层24、功函数调节层25、硅基覆盖层28B、阻挡层29、位线导电层30和硬掩膜层31可以是上位层。
可以在硬掩膜层31上形成第三掩膜图案32C和32G。第三掩膜图案32C和32G可以包括光刻胶图案。第三掩膜图案32C和32G可以包括位线掩膜32C和外围栅掩膜32G。位线掩膜32C具有在第二方向上延伸的线型形状。位线掩膜32C可以在与掩埋字线17相交叉的方向上延伸。位线掩膜32C可以具有比第一开口27的直径或宽度小的线宽。外围栅掩膜32G可以在第二方向上延伸。
参见图10H和图10I，可以形成位线结构BL和高k金属栅结构HKMG。在存储单元区610中可以形成位线结构BL，在外围电路区620中可以形成高k金属栅结构HKMG。
下面将描述用于形成位线结构BL的方法。通过使用位线掩膜32C作为刻蚀掩膜，刻蚀硬掩膜层31、位线导电层30以及阻挡层29。可以形成位线30C和位线硬掩膜31C。位线硬掩膜31C通过刻蚀硬掩膜层31而形成。
使用位线掩膜32C作为刻蚀掩膜来刻蚀插塞图案28A，从而形成插塞28C。可以刻蚀插塞图案28A以具有与位线30C相同的线宽。插塞28C形成在第一杂质区19上。插塞28C将第一杂质区19和位线30C相互电耦接。插塞28C形成在第一开口27和凹槽R中。插塞28C的线宽比第一开口27的直径或宽度小。相应地，间隙33可以形成在插塞28C的两侧。
下面将描述用于形成高k金属栅结构HKMG的方法。使用外围栅掩膜32G作为刻蚀掩膜来刻蚀硬掩膜层31、位线导电层30和阻挡层29。可以形成平面栅电极30N和30P以及栅硬掩膜31N和31P。平面栅电极30N和30P通过刻蚀位线导电层30而形成。栅硬掩膜31N和31P通过刻蚀硬掩膜层31而形成。
刻蚀硅基覆盖层28B、功函数调节层25、基于稀土金属的覆盖层24、高k材料层23和界面层22。分别在外围电路区620的第一外围电路区620P和第二外围电路区620N中形成高k金属栅结构HKMG。第一外围电路区620P的高k金属栅结构HKMG可以包括界面层图案22P、高k材料层图案23P、功函数调节层图案25P、硅基覆盖层图案28P、阻挡层图案29P、金属栅电极30P以及硬掩膜层图案31P。第二外围电路区620N的高k金属栅结构HKMG可以包括界面层图案22N、高k材料层图案23N、基于稀土金属的覆盖层图案24N、功函数调节层图案25N、硅基覆盖层图案28N、阻挡层图案29N、金属栅电极30N以及硬掩膜层图案31N。
可以通过执行一次的刻蚀工艺来同时形成位线结构BL和高k金属栅结构HKMG，因此可以简化刻蚀工艺。
位线结构BL可以包括插塞28C、位线30C和位线硬掩膜31C。位线30C可以在第二方向上延伸同时覆盖插塞28C。例如，位线30C在与掩埋字线17相交叉的方向上延伸。位线30C在第一层间介电层21上延伸同时具有线型形状，位线30C的部分与插塞28C耦接。位线30C可以通过插塞28C来与第一杂质区19电耦接。在形成插塞28C的同时，可以过刻蚀插塞28C周围的隔离层13和密封层18。
在形成位线结构BL和高k金属栅结构HKMG之后，可以去除位线掩膜32C和外围栅掩膜32G。
可以将用于同时形成位线结构BL和高k金属栅结构HKMG的工艺称作GBL工艺。在GBL工艺中，为了形成位线结构BL和高k金属栅结构HKMG，可以执行第三实施例的工艺500。可以通过第一子刻蚀工艺来刻蚀硅基覆盖层28B，以及可以通过第二子刻蚀工艺来刻蚀功函数调节层25。可以通过第三子刻蚀工艺来刻蚀基于稀土金属的覆盖层24，以及可以通过高k材料层刻蚀工艺来刻蚀高k材料层23。
可以将用于形成高k金属栅结构HKMG的刻蚀工艺同时应用到位线导电层30和插塞图案28A。相应地，可以通过第一子刻蚀工艺来刻蚀插塞图案28A。在刻蚀插塞图案28A之后，插塞28C以及插塞28C之下的衬底11和隔离层13可以受到间隔件34C保护。插塞28C、衬底11和隔离层13可能持续地遭受后刻蚀工艺，诸如第二子刻蚀工艺、第三子刻蚀工艺以及高k材料层刻蚀工艺。在当前实施例中，在执行后刻蚀工艺之前，如图10I中所示，可以形成间隔件34C、34N和34P。相应地，可以通过间隔件34C、34N和34P来防止衬底11的过度凹进以及插塞28C的底切。此外，即便在当执行高k材料层刻蚀工艺时间隔件34N和34P的底部部分受到侵蚀的情况下，由于用相对于衬底11和隔离层13的高刻蚀选择比来执行高k材料层刻蚀工艺，故也可以防止衬底11的过度凹进和插塞28C的底切。
图11是描述根据实施例的氧化铪的刻蚀机制的示图。参见图11，在硅衬底(Si)41上形成氧化铪(HfO2)42。可以通过仅施加BCl3等离子体来刻蚀氧化铪42。通过BCl3等离子体，在氧化铪42中可能顺序地出现键合断开、吸附和刻蚀。例如，HfO2可以通过键合断开分解成Hf和O。在吸附中，Hf可以吸附成HfCl，BxCly可以吸附成BClxO。在刻蚀中，HfCl可以解吸成HfCl，BClxO可以解吸成BOCl。在用于氧化铪42的刻蚀工艺中，重要的是通过将BOCl气体形成为挥发性刻蚀残余物来实现解吸。
然而，在此工艺期间，未解吸的BxCly气体在硅衬底41的表面上形成非挥发性的Si-B键。由于未解吸的BxCly气体在未刻蚀的氧化铪42A上再沉积，故产生氧化铪(HfO2)残余物。
在当前实施例中，由于使用BCl3气体和Ar气的气体混合物来执行刻蚀工艺，故能够刻蚀氧化铪而无残余物。
图12是描述根据偏置功率的高k材料层和其他材料的刻蚀速率的曲线图。图12的结果代表将BCl3和Ar的气体混合物施加到各种材料的情况。在图12中，曲线图“OX”可以表示氧化硅，曲线图“POLY”可以表示多晶硅或衬底。曲线图“HfSiON”和“HfO2”可以表示氧化铪。
参见图12，如果施加小于15W的偏置功率，则衬底的刻蚀速率非常低。相应地，可以防止过度衬底凹进。然而，由于与刻蚀相比沉积的倾向显著，所以可以产生高k材料的残余物。沉积的倾向可以指通过BxCly气体的再沉积。
如果施加大于25W的偏置功率，则可以抑制刻蚀残余物，但衬底凹进会过度出现。见曲线图“POLY”的刻蚀速率。“POLY”在小于15W的偏置功率处具有低刻蚀速率，而在等于或大于15W的偏置功率处具有高刻蚀速率。
因此，用于高k材料层的刻蚀工艺可以使用在15W到25W的范围内的偏置功率，以防止刻蚀残余物的产生和过度衬底凹进。
图13是描述根据包括在等离子体气体混合物(例如，BCl3和Ar的混合物)中的主气体(例如，BCl3)的比例的高k材料层和其他材料的刻蚀速率的曲线图。这里，Ar用作等离子体气体的添加气体。
在BCl3和Ar的气体混合物中的BCl3的比例可以通过下式1来计算。
[式1]
BCl 3 BCl 3 + Ar
在式1中，BCl3的比例可以根据Ar的量而增加或减少。例如，如果Ar(添加气体)的量增加，则BCl3(主气体)的比例减少。相反地，如果Ar的量减少，则BCl3的比例增加。
随着BCl3的比例增加，过度衬底凹进越多地出现。即，如果Ar的量减少，则衬底的刻蚀速率增加(见曲线图“POLY”)。
随着BCl3的比例减少，过度衬底凹进受到抑制。即，如果Ar的量增加，则衬底的刻蚀速率降低。因此，需要将添加气体(例如，Ar)与主气体(例如，BCl3)维持在相同的量。在此条件下，高k材料相对于衬底的刻蚀选择比可以是14或大于14。
在50％-100％之间时，高k材料层的刻蚀速率没有显示多大差别。见图13。
从上面的描述明显的是，根据实施例，由于使用包括量彼此相等的主刻蚀气体和添加气体的等离子体来对高k材料层执行等离子体刻蚀，故可以增加相对于衬底的刻蚀选择比，并可以防止衬底的过度凹进。
此外，根据实施例，能够同时刻蚀位于不同区中的层叠而不引起刻蚀缺陷。

Claims (10)

1.一种用于形成栅极的方法，所述方法包括：
在衬底之上形成高k材料层；
在高k材料层之上形成上位层；
执行用于刻蚀上位层的第一刻蚀工艺，以形成上位层图案；
在上位层图案的侧壁上形成间隔件；以及
使用包括刻蚀气体和添加气体的等离子体来执行第二刻蚀工艺，以刻蚀高k材料层，
其中，添加气体的量与主刻蚀气体基本上相同，以提高相对于衬底的刻蚀选择比。
2.根据权利要求1所述的方法，其中，在比第一刻蚀工艺高的温度执行第二刻蚀工艺。
3.根据权利要求1所述的方法，其中，主刻蚀气体包括BCl3。
4.根据权利要求1所述的方法，其中，添加气体包括氩。
5.根据权利要求1所述的方法，其中，高k材料层包括含铪层。
6.根据权利要求1所述的方法，其中，在电感耦合等离子体设备中执行第一刻蚀工艺和第二刻蚀工艺。
7.根据权利要求1所述的方法，其中，通过施加大于10W的偏置功率来执行第二刻蚀工艺。
8.根据权利要求1所述的方法，还包括：
在第二刻蚀工艺之后执行基于氟化氢HF的湿法清洗。
9.根据权利要求1所述的方法，其中，在50摄氏度执行第一刻蚀工艺，以及
其中，在220摄氏度执行第二刻蚀工艺。
10.根据权利要求1所述的方法，其中，上位层包括功函数调节层、在功函数调节层之上的硅基覆盖层以及在硅基覆盖层之上的金属栅电极层。
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