CN105659330A - 实现移位运算的电路以及阵列电路 - Google Patents

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Abstract

一种实现移位运算的电路以及阵列电路，实现移位运算的电路包括：阻变存储器、四个开关，其中，第一开关的第一端、第四开关的第一端为低电平时导通，第二开关的第一端、第三开关的第一端为高电平时第二开关导通，第一开关的第二端和第三开关的第二端与阻变存储器的负向输入端连接，第二开关的第二端和第四开关的第二端与阻变存储器的正向输入端连接，第一开关的第一端、第二开关的第一端、第三开关的第一端和第四开关的第一端与上一级实现移位运算的电路的输出端相连；第一开关的第三端和第二开关的第三端与偏置电压端连接，第三开关的第三端和第四开关的第三端与接地端连接。该移位电路结构简单，可以提高计算效率。

Description

实现移位运算的电路以及阵列电路 技术领域
本发明实施例涉及计算机领域，尤其涉及一种实现移位运算的电路以及阵列电路。
背景技术
在计算系统中，移位运算是一种基本的运算。现有技术中，一种实现移位运算的电路包括：阻变存储器方阵和电流敏感模块。其中，阻变存储器方阵中同一列阻变存储器的正相输入端相连接，以使同一列阻变存储器的正相输入端作为信号输入端口。阻变存储器方阵中同一行阻变存储器的反相输入端与一个电流敏感模块的输入端相连接，以使电流敏感模块的输出端作为信号输出端口。电流敏感模块的输入端工作时连接到低电平，电流敏感模块的输入端接收到的电流大于阈值电流时，电流敏感模块的输出端输出高电平，电流敏感模块的输入端接收到的电流小于阈值电流时，电流敏感模块的输出端输出低电平。用户根据需要移位的序列，将阻变存储器方阵中对应的阻变存储器置位为低阻态，即相当于将待移位的数据线导通，经过阻变存储器方阵，从所有电流敏感模块的输出端获取移位后的序列，从而，实现移位运算。
然而，采用现有技术的方法实现移位运算，电路结构复杂，计算效率不高。
发明内容
本发明实施例提供一种实现移位运算的电路以及阵列电路，电路结构简单，可以提高计算效率。
本发明实施例第一方面提供一种实现移位运算的电路，包括：
阻变存储器、第一开关、第二开关、第三开关以及第四开关，其中：
所述第一开关的第一端为低电平时所述第一开关导通，所述第二开关的第一端为高电平时所述第二开关导通，所述第三开关的第一端为高电平时所述第三开关导通，所述第四开关的第一端为低电平时所述第四开关导 通；
所述第一开关的第二端和所述第三开关的第二端与所述阻变存储器的负向输入端连接；
所述第二开关的第二端和所述第四开关的第二端与所述阻变存储器的正向输入端连接；
所述第一开关的第一端、所述第二开关的第一端、所述第三开关的第一端和所述第四开关的第一端与上一级的所述实现移位运算的电路的输出端相连；
所述第一开关的第三端和所述第二开关的第三端与偏置电压端连接；
所述第三开关的第三端和所述第四开关的第三端与接地端连接。
结合第一方面，在第一方面的第一种可能的实现方式中，当所述实现移位运算的电路为左移电路时，所述上一级的所述实现移位运算的电路的输出端为右一位数据对应的电路的输出端。
结合第一方面，在第一方面的第二种可能的实现方式中，当所述实现移位运算的电路为右移电路时，所述上一级的所述实现移位运算的电路的输出端为左一位数据对应的电路的输出端。
结合第一方面，在第一方面的第三种可能的实现方式中，还包括：第一选择电路；
其中，所述第一选择电路包括：左输入端、右输入端、第一选择端、第五开关和第六开关；
其中，所述左输入端与左一位数据对应的电路的右输出端连接，所述右输入端与右一位数据对应的电路的左输出端连接；
所述第五开关的第一端为低电平时所述第五开关导通，所述第六开关的第一端为高电平时所述第六开关导通，所述第五开关的第一端和所述第六开关的第一端与所述第一选择端连接，所述第五开关的第二端作为所述左输入端，所述第六开关的第二端作为所述右输入端，所述第五开关的第三端、所述第六开关的第三端、所述第一开关的第一端、所述第二开关的第一端、第三开关的第一端和第四开关的第一端连接。
结合第一方面的第三种可能的实现方式，在第一方面的第四种可能的实现方式中，还包括：第二选择电路和读取电路，
其中，所述第二选择电路包括：第七开关、第八开关、第九开关、第十开关和第二选择端，所述第七开关的第一端为高电平时所述第七开关导通，所述第八开关的第一端为低电平时所述第八开关导通，所述第九开关的第一端为低电平时所述第九开关导通，所述第十开关的第一端为高电平时所述第十开关导通；
所述第七开关的第一端、所述第八开关的第一端、所述第九开关的第一端和所述第十开关的第一端与所述第二选择端连接；
所述第七开关的第三端、所述第八开关的第三端、所述第一开关的第一端、所述第二开关的第一端、所述第三开关的第一端和所述第四开关的第一端连接；
所述第七开关的第二端与所述接地端连接；
所述第八开关的第二端、第五开关的第三端和第六开关的第三端连接；
所述第九开关的第二端、所述第十开关的第二端、所述第三开关的第三端和所述第四开关的第三端连接；
所述第九开关的第三端与所述接地端连接；
所述第十开关的第三端与所述读取电路连接；
所述读取电路包括：锁存器、右输出端和左输出端，其中，所述右输出端与右一位数据对应的电路的左输入端连接，所述左输出端与左一位数据对应的电路的右输入端连接；
所述锁存器的第一端与所述第二选择端连接，所述锁存器的第三端与所述第十开关的第三端连接，所述锁存器的第二端作为所述右输出端或所述左输出端。
本发明实施例第二方面一种实现移位运算的阵列电路，包括至少两个实现移位运算的电路单元，其中，所述实现移位运算的电路单元包括：
阻变存储器、第一开关、第二开关、第三开关以及第四开关，其中：
所述第一开关的第一端为低电平时所述第一开关导通，所述第二开关的第一端为高电平时所述第二开关导通，所述第三开关的第一端为高电平时所述第三开关导通，所述第四开关的第一端为低电平时所述第四开关导通；
所述第一开关的第二端和所述第三开关的第二端与所述阻变存储器的负向输入端连接；
所述第二开关的第二端和所述第四开关的第二端与所述阻变存储器的正向输入端连接；
所述第一开关的第一端、所述第二开关的第一端、所述第三开关的第一端和所述第四开关的第一端与上一级的所述实现移位运算的电路单元的输出端相连；
所述第一开关的第三端和所述第二开关的第三端与偏置电压端连接；
所述第三开关的第三端和所述第四开关的第三端与接地端连接。
结合第二方面，在第二方面的第一种可能的实现方式中，当所述实现移位运算的阵列电路为左移阵列电路时，所述上一级的所述实现移位运算的电路单元的输出端为右一位数据对应的电路单元的输出端。
结合第二方面，在第二方面的第二种可能的实现方式中，当所述实现移位运算的阵列电路为右移阵列电路时，所述上一级的所述实现移位运算的电路单元的输出端为左一位数据对应的电路单元的输出端。
结合第二方面，在第二方面的第三种可能的实现方式中，所述实现移位运算的电路单元还包括：第一选择电路；
其中，所述第一选择电路包括：左输入端、右输入端、第一选择端、第五开关和第六开关；
其中，所述左输入端与左一位数据对应的电路单元的右输出端连接，所述右输入端与右一位数据对应的电路单元的左输出端连接；
所述第五开关的第一端为低电平时所述第五开关导通，所述第六开关的第一端为高电平时所述第六开关导通，所述第五开关的第一端和所述第六开关的第一端与所述第一选择端连接，所述第五开关的第二端作为所述左输入端，所述第六开关的第二端作为所述右输入端，所述第五开关的第三端、所述第六开关的第三端、所述第一开关的第一端、所述第二开关的第一端、第三开关的第一端和第四开关的第一端连接；
所述至少两个实现移位运算的电路单元的第一选择端连接。
结合第二方面的第三种可能的实现方式，在第二方面的第四种可能的实现方式中，所述实现移位运算的电路单元还包括：第二选择电路和读取 电路；
其中，所述第二选择电路包括：第七开关、第八开关、第九开关、第十开关和第二选择端，所述第七开关的第一端为高电平时所述第七开关导通，所述第八开关的第一端为低电平时所述第八开关导通，所述第九开关的第一端为低电平时所述第九开关导通，所述第十开关的第一端为高电平时所述第十开关导通；
所述第七开关的第一端、所述第八开关的第一端、所述第九开关的第一端和所述第十开关的第一端与所述第二选择端连接；
所述第七开关的第三端、所述第八开关的第三端、所述第一开关的第一端、所述第二开关的第一端、所述第三开关的第一端和所述第四开关的第一端连接；
所述第七开关的第二端与所述接地端连接；
所述第八开关的第二端、第五开关的第三端和第六开关的第三端连接；
所述第九开关的第二端、所述第十开关的第二端、所述第三开关的第三端和所述第四开关的第三端连接；
所述第九开关的第三端与所述接地端连接；
所述第十开关的第三端与所述读取电路连接；
所述读取电路包括：锁存器、右输出端、和左输出端，其中，所述右输出端与右一位数据对应的电路单元的左输入端连接，所述左输出端与左一位数据对应的电路单元的右输入端连接；
所述锁存器的第一端与所述第二选择端连接，所述锁存器的第三端与所述第十开关的第三端连接，所述锁存器的第二端作为所述右输出端或所述左输出端；
所述至少两个实现移位运算的电路单元的第二选择端连接。
本发明实施例提供的实现移位运算的电路以及阵列电路，所述实现移位运算的电路包括：阻变存储器、第一开关、第二开关、第三开关以及第四开关，其中，第一开关的第一端为低电平时第一开关导通，第二开关的第一端为高电平时第二开关导通，第三开关的第一端为高电平时第三开关导通，第四开关的第一端为低电平时第四开关导通，第一开关的第二端和 第三开关的第二端与阻变存储器的负向输入端连接，第二开关的第二端和第四开关的第二端与阻变存储器的正向输入端连接，第一开关的第一端、第二开关的第一端、第三开关的第一端和第四开关的第一端与上一级实现移位运算的电路的输出端相连；第一开关的第三端和第二开关的第三端与偏置电压端连接，第三开关的第三端和第四开关的第三端与接地端连接。本实施例的移位电路仅由四个开关和一个阻变存储器构成，结构简单，可以提高计算效率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。
图1为本发明实现移位运算的电路实施例一的结构示意图；
图2为本发明实现移位运算的电路实施例二的结构示意图；
图3为本发明实现移位运算的电路实施例三的结构示意图；
图4为本发明锁存器一种结构示意图；
图5为本发明锁存器另一种结构示意图；
图6为本发明实现移位运算的阵列电路实施例一的结构示意图；
图7为本发明实现移位运算的阵列电路实施例二的结构示意图；
图8为本发明实现移位运算的阵列电路实施例三的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
随着计算机技术的发展，人们对计算效率的要求也日益提高，实现移位运算的电路是计算机的基本的电路单元之一，有着广泛的应用，提高移位运算的计算效率会直接影响整个计算系统的计算效率，本发明实施例提供的实现移位运算的电路以及电路阵列，可以单独应用，也可以结合其他电路实现更复杂的功能。
下面以具体地实施例对本发明的技术方案进行详细说明。下面这几个 具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。
图1为本发明实现移位运算的电路实施例一的结构示意图，如图1所示，为了便于图示，图1中的开关以MOS开关为例示出，本领域技术人员可以理解，本实施例的开关还可以是结型场效应管或者其他类型的压控开关。如图1所示，本实施例的实现移位运算的电路包括：
阻变存储器M、第一开关S1、第二开关S2、第三开关S3以及第四开关S4，其中：第一开关S1的第一端11为低电平时第一开关S1导通，第二开关S2的第一端21为高电平时第二开关S2导通，第三开关S3的第一端31为高电平时第三开关S3导通，第四开关S4的第一端41为低电平时第四开关S4导通；第一开关S1的第二端12和第三开关S3的第二端32与阻变存储器M的负向输入端M1连接；第二开关S2的第二端22和第四开关S4的第二端42与阻变存储器M的正向输入端M2连接；第一开关S1的第一端11、第二开关S2的第一端21、第三开关S3的第一端31和第四开关S4的第一端41与上一级实现移位运算的电路的输出端相连；第一开关S1的第三端13和第二开关S2的第三端23与偏置电压端连接；第三开关S3的第三端33和第四开关S4的第三端43与接地端连接。
其中，阻变存储器(Resistive random-access memory，简称RRAM)是一种根据施加在阻变存储器上的电压的不同，使阻变存储器的材料的电阻在高阻态和低阻态间发生相应变化，从而开启或阻断电流流动通道，并利用这种性质储存各种信息的内存。当阻变存储器的正向输入端电压与负向输入端电压的差值不小于所述阻变存储器的置位电压时，所述阻变存储器呈现低阻态，当阻变存储器的正向输入端电压与负向输入端电压的差值不大于阻变存储器的复位电压时，该阻变存储器呈现高阻态。
当上一级实现移位运算的电路记录的数据为逻辑0时，即上一级实现移位运算的电路的输出电路的输出为低电平，第一开关S1和第四开关S4导通，第二开关S2和第三开关S3断开，阻变存储器M施加反向电压Vc，使阻变存储器复位(reset)进入高阻态，记录的数据为逻辑0，即将上一级实现移位运算的电路记录的数据移位到本级电路的阻变存储器中。
当上一级实现移位运算的电路记录的数据位逻辑1时，即上一级实现 移位运算的电路的输出电路的输出为高电平，第二开关S2和第三开关S3导通，第一开关S1和第四开关S4断开，阻变存储器M施加正向电压Vc，使阻变存储器置位(set)进入低阻态，记录的数据为逻辑1，即将上一级实现移位运算的电路的记录的数据移位到本级电路的阻变存储器中。
如果上一级实现移位运算的电路的输出端为右一位数据对应的电路的输出端，则上述移位运算的电路可实现左移运算。
如果上一级实现移位运算的电路的输出端为左一位数据对应的电路的输出端，则上述移位运算的电路可实现右移运算。
本实施例中，实现移位运算的电路包括：阻变存储器、第一开关、第二开关、第三开关以及第四开关，其中，第一开关的第一端为低电平时第一开关导通，第二开关的第一端为高电平时第二开关导通，第三开关的第一端为高电平时第三开关导通，第四开关的第一端为低电平时第四开关导通，第一开关的第二端和第三开关的第二端与阻变存储器的负向输入端连接，第二开关的第二端和第四开关的第二端与阻变存储器的正向输入端连接，第一开关的第一端、第二开关的第一端、第三开关的第一端和第四开关的第一端与上一级实现移位运算的电路的输出端相连；第一开关的第三端和第二开关的第三端与偏置电压端连接，第三开关的第三端和第四开关的第三端与接地端连接。本实施例的移位电路仅由4个开关和一个阻变存储器构成，结构简单，可以提高计算效率。并且，移位前的数据和移位后的数据均保存在阻变存储器中，不需要从阻变存储器中读取出来，计算后再保存到阻变存储器中，有效减少了内存带宽的需求，实现了计算和存储的融合。
图2为本发明实现移位运算的电路实施例二的结构示意图。图2在图1所示电路的基础上进一步还包括：第一选择电路，其中，第一选择电路用于选择进行左移运算还是进行右移运算。如图2所示，其中，第一选择电路包括：左输入端LI、右输入端RI，第一选择端L/R、第五开关S5和第六开关S6；其中，左输入端L1与左一位数据对应的电路的右输出端连接，右输入端RI与右一位数据对应的电路的左输出端连接，第五开关S5的第一端51为低电平时第五开关S5导通，第六开关S6的第一端61为高电平时第六开关S6导通，第五开关S5的第一端51和第六开关S6的第一 端61与第一选择端L/R连接，第五开关S5的第二端52与左输入端LI连接，第六开关S6的第二端62作为上述右输入端RI，第五开关S5的第三端53、第六开关S6的第三端63、第一开关S1的第一端11、第二开关S2的第一端21、第三开关S3的第一端31和第四开关S4的第一端41连接。
当第一选择端L/R为高电平时，第五开关S5断开，第六开关S6导通，图2所示的电路将右一位数据从上述右输入端RI储存在阻变存储器M中，实现左移运算。
左移移位前后数据如下表1所示：其中，x表示不关心阻变存储器中的数据，D0表示右输入端RI的数据；
表1 左移前后数据表
M RI
移位前 x D0
移位后 D0 x
当第一选择端L/R为低电平时，第五开关S5导通，第六开关S6断开，图2所示的电路将左一位数据从左输入端LI储存在阻变存储器M中，实现右移运算。
右移移位前后数据如下表所示，其中，x表示不关心阻变存储器中的数据，D1表示左输入端LI的数据；
表2右移前后数据表
LI M
移位前 D1 x
移位后 x D1
图2所示实施例中与图1所示实施例中相同部分参见图1的详细描述，此处不再赘述。
图2所示实施例通过增加第一选择电路，第一选择电路包括：左输入端、右输入端、第一选择端、第五开关和第六开关；其中，左输入端与左一位数据对应的电路的右输出端连接，右输入端与右一位数据对应的电路的左输出端连接；第五开关的第一端为低电平时第五开关导通，第六开关的第一端为高电平时第六开关导通，第五开关的第一端和第六开关的第一端与第一选择端连接，第五开关的第二端作为左输入端，第六开关的第二 端作为右输入端，第五开关的第三端、第六开关的第三端、第一开关的第一端、第二开关的第一端、第三开关的第一端和第四开关的第一端连接，可以控制电路实现左移运算或右移运算。
图3为本发明实现移位运算的电路实施例三的结构示意图，图3是在图2所示电路的基础上，进一步地，还包括：第二选择电路和读取电路，其中，第二选择电路用于确定所述电路执行移位操作还是执行读取操作。第二选择电路包括：第七开关S7、第八开关S8、第九开关S9、第十开关S10和第二选择端CLK，第七开关S7的第一端71为高电平时第七开关S7导通，第八开关S8的第一端81为低电平时第八开关S8导通，第九开关S9的第一端91为低电平时第九开关S9导通，第十开关S10的第一端1001为高电平时第十开关S10导通；第七开关S7的第一端71、第八开关S8的第一端81、第九开关S9的第一端91和第十开关S10的第一端1001与第二选择端CLK连接；第七开关S7的第三端73、第八开关S8的第三端83、第一开关S1的第一端11、第二开关S2的第一端21、第三开关S3的第一端31和第四开关S4的第一端41连接；第七开关S7的第二端72与接地端连接；第八开关S8的第二端82、第五开关S5的第三端53和第六开关S6的第三端63连接；第九开关S9的第二端92、第十开关S10的第二端1001、第三开关S3的第三端33和第四开关S4的第三端43连接；第九开关S9的第三端93与接地端连接；第十开关S10的第三端1003与读取电路连接；
读取电路包括：锁存器L、右输出端RO和左输出端LO，其中，右输出端RO与右一位数据对应的电路的左输入端连接，左输出端LO与左一位数据对应的电路的右输入端连接，锁存器L的第一端L1与第二选择端CLK连接，锁存器L的第三端L3与第十开关S10的第三端1003连接，锁存器L的第三端D作为上述右输出端RO或左输出端LO。
其中，锁存器L的第一端L1为控制端，当控制端的输入为低电平时，锁存器保存上一次锁存器第三端D的输入，当控制端的输入为高电平时，锁存器的第三端D输入和第二端Q输出保持一致。
实现右移操作如下：
当第一选择端L/R输入为低电平时，实现右移运算，此时，第五开关 S5导通，第六开关S6断开。
当第二选择端CLK的输入为低电平时，进行移位运算。此时，第七开关S7、第十开关S10断开，第八开关S8、第九开关S9导通，将左输入端LI的值储存在阻变存储器M中，同时，锁存器进入锁存状态，保持其对右输出端RO稳定。
当第二选择端CLK的输入为高电平时，进行读取运算。此时，第二开关S2、第三开关S3、第八开关S8和第九开关S9断开，第一开关S1、第四开关S4、第七开关S7和第十开关S10导通。当阻变存储器M为高阻态时，其中，高阻态表示逻辑“0”，低阻态表示逻辑“1”，锁存器输入低电平，即将阻变存储器M表示的值读取到锁存器中；当阻变存储器M为低阻态时，锁存器输入高电平，即将阻变存储器M表示的值读取到锁存器中，锁存器的输入信号同时导出到右输出端RO。
从上面可以看出，在一个时钟周期内，上述电路将阻变存储器M表示的值输出右输出端RO，并将左一位数据通过左输入端端记录到本级的阻变存储器M中，实现了右移一位的操作。
实现左移操作如下：
当第一选择端L/R的输入信号为高电平时上述电路实现左移运算，此时第五开关S5断开，第六开关S6导通；
当第二选择端CLK为低电平时，进行移位操作，此时，第七开关S7和第十开关S10断开，第八开关S8和第九开关S9导通，将右输入端RI输入的值存储在阻变存储器M中，同时，锁存器L进入锁存状态，保持其对左输出端L0稳定。
当第二选择端CLK为高电平时，进行读取操作，此时，第二开关S2、第三开关S3、第八开关S8和第九开关S9断开，第一开关S1、第四开关S4、第七开关S7和第十开关S10导通。当阻变存储器M为高阻态时，其中，高阻态表示逻辑“0”，低阻态表示逻辑“1”，锁存器L输入低电平；当阻变存储器M为低阻态时，锁存器L输入高电平。锁存器L输入信号同时导通到左输出端LO。
可以看出，在一个时钟周期内，上述电路将阻变存储器M表示的值输出到左输出端LO，并将右一位数据通过右输入端RI记录到本级的阻变 存储器M中，实现了左移一位的操作。
在图3所示实施例中，锁存器的图例如图4所示，图4为本发明锁存器一种结构示意图，锁存器的真值表如表3所示：
CLK D Q
0 x 不变
1 0 0
1 1 1
也就是，当第二选择端CLK的输入为低电平时，锁存器保持上一次输入不变，当第二选择端CLK为高电平时，锁存器L的第三端D输入和第二端Q输出保持一致。其中，锁存器的具体实现，可以采用传统的MOS管实现，也可以采用阻变存储器实现，图5为本发明锁存器另一种结构示意图。如图5所示，锁存器包括阻变存储器M，电阻R，电压转换器和一个MOS管，其中，MOS管的第一端与控制信号C连接，MOS管的第二端作为锁存器的第三端D，MOS管的第三端与阻变存储器、电压转换器的一端、电阻R的一端与阻变存储器M的正向输入端连接，0.5VDD与阻变存储器M的负向输入端连接，电阻R的另一端与接地端连接，电压转换器的另一端作为锁存器的第二端Q。
图6为本发明实现移位运算的阵列电路实施例一的结构示意图，该阵列电路中包括至少两个实现移位运算的单路单元，其中，每个电路单元由图1所示的实现移位运算的电路封装而成，具体实现移位运算的电路单元如图1所示，具体包括：阻变存储器、第一开关、第二开关、第三开关以及第四开关，其中：上述第一开关的第一端为低电平时上述第一开关导通，上述第二开关的第一端为高电平时上述第二开关导通，上述第三开关的第一端为高电平时上述第三开关导通，上述第四开关的第一端为低电平时上述第四开关导通；上述第一开关的第二端和上述第三开关的第二端与上述阻变存储器的负向输入端连接；上述第二开关的第二端和上述第四开关的第二端与上述阻变存储器的正向输入端连接；上述第一开关的第一端、上述第二开关的第一端、上述第三开关的第一端和上述第四开关的第一端与上一级的上述实现移位运算的电路单元的输出端相连；上述第一开关的第三端和上述第二开关的第三端与偏置电压端连接；上述第三开关的第三端和上述第四开关的第三端与接地端连接。
在图6所示实施例中，当实现移位运算的阵列电路为左移阵列电路时，上一级的实现移位运算的电路单元的输出端为右一位数据对应的电路单元的输出端。
在图6所示实施例中，当实现移位运算的阵列电路为右移阵列电路时，上一级的实现移位运算的电路单元的输出端为左一位数据对应的电路单元的输出端。
图7为本发明实现移位运算的阵列电路实施例二的结构示意图，图7是在图6所示阵列电路的基础上，实现移位运算的电路单元还包括：第一选择电路；其中，上述第一选择电路包括：左输入端、右输入端、第一选择端、第五开关和第六开关；其中，上述左输入端与左一位数据对应的电路单元的右输出端连接，上述右输入端与右一位数据对应的电路单元的左输出端连接；上述第五开关的第一端为低电平时上述第五开关导通，上述第六开关的第一端为高电平时上述第六开关导通，上述第五开关的第一端和上述第六开关的第一端与上述第一选择端连接，上述第五开关的第二端作为上述左输入端，上述第六开关的第二端作为上述右输入端，上述第五开关的第三端、上述第六开关的第三端、上述第一开关的第一端、上述第二开关的第一端、第三开关的第一端和第四开关的第一端连接；上述至少两个实现移位运算的电路单元的第一选择端连接。图7的每个实现移位运算的电路单元还包括第一选择端L/R，第一选择端用于选择进行左移运算还是进行右移运算。
图8为本发明实现移位运算的阵列电路实施例三的结构示意图，图8是在图7所示阵列电路的基础上，上述实现移位运算的电路单元还包括：第二选择电路和读取电路；其中，上述第二选择电路包括：第七开关、第八开关、第九开关、第十开关和第二选择端，上述第七开关的第一端为高电平时上述第七开关导通，上述第八开关的第一端为低电平时上述第八开关导通，上述第九开关的第一端为低电平时上述第九开关导通，上述第十开关的第一端为高电平时上述第十开关导通；上述第七开关的第一端、上述第八开关的第一端、上述第九开关的第一端和上述第十开关的第一端与上述第二选择端连接；上述第七开关的第三端、上述第八开关的第三端、上述第一开关的第一端、上述第二开关的第一端、上述第三开关的第一端 和上述第四开关的第一端连接；上述第七开关的第二端与上述接地端连接；上述第八开关的第二端、第五开关的第三端和第六开关的第三端连接；上述第九开关的第二端、上述第十开关的第二端、上述第三开关的第三端和上述第四开关的第三端连接；上述第九开关的第三端与上述接地端连接；上述第十开关的第三端与上述读取电路连接；上述读取电路包括：锁存器、右输出端、和左输出端，其中，上述右输出端与右一位数据对应的电路单元的左输入端连接，上述左输出端与左一位数据对应的电路单元的右输入端连接；上述锁存器的第一端与上述第二选择端连接，上述锁存器的第三端与上述第十开关的第三端连接，上述锁存器的第二端作为上述右输出端或上述左输出端；上述至少两个实现移位运算的电路单元的第二选择端连接。图8的每个实现移位运算的电路单元还包括第二选择端CLK，第二选择端用于选择进行移位运算还是进行读取操作。
通过第一选择端，只需要一个周期，即可以实现N比特数据的一次移位，移位前后阻变存储器M中保存的数据如下表所示：
阻变存储器 M1 M2 …… Mn-1 Mn
移位前 D1 D2 …… Dn-1 Dn
右移一位 x D1 …… Dn-2 Dn-1
左移一位 D2 D3 …… Dn-1 x
假设，实现3比特数据“110”的一次移位运算，则移位前M1中的值为“1”，M2中的值为“1”，M3中的值为“0”，进行右移一次运算，得到的结果为M2中的值为“1”，M3中的值为“1”，最高为补“0”，则右移一次运算的结果为“011”。
假设，实现3比特数据“110”的一次移位运算，则移位前M1中的值为“1”，M2中的值为“1”，M3中的值为“0”，进行左移一次运算，得到的结果为M1中的值为“1”，M2中的值为“0”，最低为补“0”，则右移一次运算的结果为“100”。
需要说明的是，以每个实现移位运算的电路单元为核心，通过扩展输入输出信号可以实现更多功能，例如通过最后一集单元级连到第一级单元，可以实现桶形移位器；通过输入端数据的串行输入，可以将该数据写入到移位阵列中。通过输出端的数据输出，可以读取该移位电路阵列中记 录的数据。
本发明上述各实施例均具有如下有益效果，有效减少了实现移位运算的电路的器件数目，简化了电路结构，以及实现移位运算的操作步骤，降低了工号，提高了计算效率，并且，移位前的数据和移位后的数据均保存在阻变存储器中，不需要从存储器中读取出来，计算后再保存到存储器中，有效减少了内存带宽的需求，实现了计算和存储的融合。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制。本申请所提供的实施例仅仅是示意性的。所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。在本发明实施例、权利要求以及附图中揭示的特征可以独立存在也可以组合存在。

Claims (10)

  1. 一种实现移位运算的电路，其特征在于，包括：
    阻变存储器、第一开关、第二开关、第三开关以及第四开关，其中：
    所述第一开关的第一端为低电平时所述第一开关导通，所述第二开关的第一端为高电平时所述第二开关导通，所述第三开关的第一端为高电平时所述第三开关导通，所述第四开关的第一端为低电平时所述第四开关导通；
    所述第一开关的第二端和所述第三开关的第二端与所述阻变存储器的负向输入端连接；
    所述第二开关的第二端和所述第四开关的第二端与所述阻变存储器的正向输入端连接；
    所述第一开关的第一端、所述第二开关的第一端、所述第三开关的第一端和所述第四开关的第一端与上一级的所述实现移位运算的电路的输出端相连；
    所述第一开关的第三端和所述第二开关的第三端与偏置电压端连接；
    所述第三开关的第三端和所述第四开关的第三端与接地端连接。
  2. 根据权利要求1所述的电路，其特征在于，当所述实现移位运算的电路为左移电路时，所述上一级的所述实现移位运算的电路的输出端为右一位数据对应的电路的输出端。
  3. 根据权利要求1所述的电路，其特征在于，当所述实现移位运算的电路为右移电路时，所述上一级的所述实现移位运算的电路的输出端为左一位数据对应的电路的输出端。
  4. 根据权利要求1所述的电路，其特征在于，还包括：第一选择电路；
    其中，所述第一选择电路包括：左输入端、右输入端、第一选择端、第五开关和第六开关；其中，所述左输入端与左一位数据对应的电路的右输出端连接，所述右输入端与右一位数据对应的电路的左输出端连接；
    所述第五开关的第一端为低电平时所述第五开关导通，所述第六开关的第一端为高电平时所述第六开关导通，所述第五开关的第一端和所述第六开关的第一端与所述第一选择端连接，所述第五开关的第二端作为所述 左输入端，所述第六开关的第二端作为所述右输入端，所述第五开关的第三端、所述第六开关的第三端、所述第一开关的第一端、所述第二开关的第一端、第三开关的第一端和第四开关的第一端连接。
  5. 根据权利要求4所述的电路，其特征在于，还包括：第二选择电路和读取电路，
    其中，所述第二选择电路包括：第七开关、第八开关、第九开关、第十开关和第二选择端，所述第七开关的第一端为高电平时所述第七开关导通，所述第八开关的第一端为低电平时所述第八开关导通，所述第九开关的第一端为低电平时所述第九开关导通，所述第十开关的第一端为高电平时所述第十开关导通；
    所述第七开关的第一端、所述第八开关的第一端、所述第九开关的第一端和所述第十开关的第一端与所述第二选择端连接；
    所述第七开关的第三端、所述第八开关的第三端、所述第一开关的第一端、所述第二开关的第一端、所述第三开关的第一端和所述第四开关的第一端连接；
    所述第七开关的第二端与所述接地端连接；
    所述第八开关的第二端、第五开关的第三端和第六开关的第三端连接；
    所述第九开关的第二端、所述第十开关的第二端、所述第三开关的第三端和所述第四开关的第三端连接；
    所述第九开关的第三端与所述接地端连接；
    所述第十开关的第三端与所述读取电路连接；
    所述读取电路包括：锁存器、右输出端和左输出端，其中，所述右输出端与右一位数据对应的电路的左输入端连接，所述左输出端与左一位数据对应的电路的右输入端连接；
    所述锁存器的第一端与所述第二选择端连接，所述锁存器的第三端与所述第十开关的第三端连接，所述锁存器的第二端作为所述右输出端或所述左输出端。
  6. 一种实现移位运算的阵列电路，其特征在于，包括至少两个实现移位运算的电路单元，其中，所述实现移位运算的电路单元包括：
    阻变存储器、第一开关、第二开关、第三开关以及第四开关，其中：
    所述第一开关的第一端为低电平时所述第一开关导通，所述第二开关的第一端为高电平时所述第二开关导通，所述第三开关的第一端为高电平时所述第三开关导通，所述第四开关的第一端为低电平时所述第四开关导通；
    所述第一开关的第二端和所述第三开关的第二端与所述阻变存储器的负向输入端连接；
    所述第二开关的第二端和所述第四开关的第二端与所述阻变存储器的正向输入端连接；
    所述第一开关的第一端、所述第二开关的第一端、所述第三开关的第一端和所述第四开关的第一端与上一级的所述实现移位运算的电路单元的输出端相连；
    所述第一开关的第三端和所述第二开关的第三端与偏置电压端连接；
    所述第三开关的第三端和所述第四开关的第三端与接地端连接。
  7. 根据权利要求6所述的阵列电路，其特征在于，当所述实现移位运算的阵列电路为左移阵列电路时，所述上一级的所述实现移位运算的电路单元的输出端为右一位数据对应的电路单元的输出端。
  8. 根据权利要求6所述的阵列电路，其特征在于，当所述实现移位运算的阵列电路为右移阵列电路时，所述上一级的所述实现移位运算的电路单元的输出端为左一位数据对应的电路单元的输出端。
  9. 根据权利要求6所述的阵列电路，其特征在于，所述实现移位运算的电路单元还包括：第一选择电路；
    其中，所述第一选择电路包括：左输入端、右输入端、第一选择端、第五开关和第六开关；
    其中，所述左输入端与左一位数据对应的电路单元的右输出端连接，所述右输入端与右一位数据对应的电路单元的左输出端连接；
    所述第五开关的第一端为低电平时所述第五开关导通，所述第六开关的第一端为高电平时所述第六开关导通，所述第五开关的第一端和所述第六开关的第一端与所述第一选择端连接，所述第五开关的第二端作为所述左输入端，所述第六开关的第二端作为所述右输入端，所述第五开关的第 三端、所述第六开关的第三端、所述第一开关的第一端、所述第二开关的第一端、第三开关的第一端和第四开关的第一端连接；
    所述至少两个实现移位运算的电路单元的第一选择端连接。
  10. 根据权利要求9所述的阵列电路，其特征在于，所述实现移位运算的电路单元还包括：第二选择电路和读取电路；
    其中，所述第二选择电路包括：第七开关、第八开关、第九开关、第十开关和第二选择端，所述第七开关的第一端为高电平时所述第七开关导通，所述第八开关的第一端为低电平时所述第八开关导通，所述第九开关的第一端为低电平时所述第九开关导通，所述第十开关的第一端为高电平时所述第十开关导通；
    所述第七开关的第一端、所述第八开关的第一端、所述第九开关的第一端和所述第十开关的第一端与所述第二选择端连接；
    所述第七开关的第三端、所述第八开关的第三端、所述第一开关的第一端、所述第二开关的第一端、所述第三开关的第一端和所述第四开关的第一端连接；
    所述第七开关的第二端与所述接地端连接；
    所述第八开关的第二端、第五开关的第三端和第六开关的第三端连接；
    所述第九开关的第二端、所述第十开关的第二端、所述第三开关的第三端和所述第四开关的第三端连接；
    所述第九开关的第三端与所述接地端连接；
    所述第十开关的第三端与所述读取电路连接；
    所述读取电路包括：锁存器、右输出端、和左输出端，其中，所述右输出端与右一位数据对应的电路单元的左输入端连接，所述左输出端与左一位数据对应的电路单元的右输入端连接；
    所述锁存器的第一端与所述第二选择端连接，所述锁存器的第三端与所述第十开关的第三端连接，所述锁存器的第二端作为所述右输出端或所述左输出端；
    所述至少两个实现移位运算的电路单元的第二选择端连接。
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Granted publication date: 20191018