CN112994681A - 一种用于存内计算的逻辑运算电路 - Google Patents

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Abstract

本发明涉及一种用于存内计算的逻辑运算电路，包括：等效电路输入端、参考电路输入端、复位输入端和输出端；所述等效电路输入端用于输入存内计算阵列的等效电压，所述复位输入端用于输入复位电压，所述参考电路输入端用于输入参考电压；所述用于存内计算的逻辑运算电路根据所述等效电压和所述参考电压的不同输出不同的输出电压，所述输出电压通过所述输出端输出；本发明逻辑运算电路结构简单，复杂度降低，有效的节省了资源。

Description

一种用于存内计算的逻辑运算电路
技术领域
本发明涉及存内计算技术领域，特别是涉及一种用于存内计算的逻辑运算电路。
背景技术
随着计算机应用程序传播到世界的每一个角落。需要处理的数据量呈指数增长。特别是，传统计算平台满足这些需求的能力开始从根本上停滞，这是由于设备架构方面的现有限制。在现有的冯·诺伊曼计算平台中，内存与通过总线互连的计算单元的分离面临着严重的挑战，如长内存访问延迟等。为了缓解这些担忧，找到一种新的存储设备来取代传统的存储器是一种可行的方案。
发明内容
本发明的目的是提供一种用于存内计算的逻辑运算电路，降低了电路复杂度。
为实现上述目的，本发明提供了如下方案：
一种用于存内计算的逻辑运算电路，包括：等效电路输入端、参考电路输入端、复位输入端和输出端；
所述等效电路输入端用于输入存内计算阵列的等效电压，所述复位输入端用于输入复位电压，所述参考电路输入端用于输入参考电压；
所述用于存内计算的逻辑运算电路根据所述等效电压和所述参考电压的不同输出不同的输出电压，所述输出电压通过所述输出端输出。
可选地，用于存内计算的逻辑运算电路包括：第一或非门、第二或非门、第一反相器和第二反相器；所述输出端包括第一输出端和第二输出端；
所述第一或非门的第一输入端和所述第二或非门的第一输入端均连接所述复位输入端，所述第一或非门的第二输入端连接所述等效电路输入端，所述第一或非门的第三输入端连接所述第二或非门的输出端，所述第二或非门的第二输入端连接所述参考电路输入端，所述第二或非门的第三输入端连接所述第一或非门的输出端；
所述第一或非门的输出端连接所述第一反相器的输入端，所述第一反相器的输出端连接所述第一输出端；所述第二或非门的输出端连接所述第二反相器的输入端，所述第二反相器的输出端连接所述第二输出端。
可选地，所述第一反相器和所述第二反相器的结构相同。
可选地，所述第一反相器包括第一场效应管和第二场效应管，第二反相器包括所述第三场效应管和第四场效应管；
所述第一场效应管的栅极、所述第二场效应管的栅极均连接所述第一或非门的输出端，所述第三场效应管的栅极、所述第四场效应管的栅极均连接所述第二或非门的输出端，所述第三场效应管的第二极和所述第四场效应管的第一极均连接所述第二输出端，所述第一场效应管的第二极和所述第二场效应管的第一极均连接所述第一输出端，所述第二场效应管的第二极和所述第四场效应管的第二极均接地，所述第一场效应管的第一极和所述第三场效应管的第一极均接电源。
可选地，所述第一场效应管和所述第三场效应管均为PMOS管。
可选地，所述第二场效应管和所述第四场效应管均为NMOS管。
可选地，所述用于存内计算的逻辑运算电路根据所述等效电压和所述参考电压的不同输出不同的输出电压，所述输出电压通过所述输出端输出，具体包括：
在所述复位电压为低电位时，当所述等效电压比所述参考电压大时，所述输出端输出高电位；
在所述复位电压为低电位时，当所述等效电压比所述参考电压小时，所述输出端输出低电位；
所述低电位为0，所述高电位为1。
可选地，当第一输出端输出高电位时，所述第二输出端输出低电位；当第一输出端输出低电位时，所述第二输出端输出高电位；所述低电位为0，所述高电位为1。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明公开了一种用于存内计算的逻辑运算电路，包括：等效电路输入端、参考电路输入端、复位输入端和输出端；所述等效电路输入端用于输入存内计算阵列的等效电压，所述复位输入端用于输入复位电压，所述参考电路输入端用于输入参考电压；所述用于存内计算的逻辑运算电路根据所述等效电压和所述参考电压的不同输出不同的输出电压，所述输出电压通过所述输出端输出；逻辑运算电路结构简单，复杂度降低，有效的节省了资源。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一种用于存内计算的逻辑运算电路结构示意图；
图2为本发明一种用于存内计算的逻辑运算电路详细结构示意图；
图3为本发明参考电路的电阻选择示意图；
图4为本发明与逻辑与或逻辑真值表；
图5为本发明一种用于存内计算的逻辑运算电路应用结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种用于存内计算的逻辑运算电路，降低了电路复杂度。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1为本发明一种用于存内计算的逻辑运算电路结构示意图，图2为本发明一种用于存内计算的逻辑运算电路详细结构示意图，如图1-2所示，一种用于存内计算的逻辑运算电路（COMP）包括：等效电路输入端In+、参考电路输入端In-、复位输入端reset和输出端。
所述等效电路输入端In+用于输入存内计算阵列的等效电压，所述复位输入端reset用于输入复位电压，所述参考电路输入端In-用于输入参考电压；
所述用于存内计算的逻辑运算电路根据所述等效电压和所述参考电压的不同输出不同的输出电压，所述输出电压通过所述输出端输出。
用于存内计算的逻辑运算电路包括：第一或非门、第二或非门、第一反相器和第二反相器；所述输出端包括第一输出端Out+和第二输出端Out-；
所述第一或非门的第一输入端和所述第二或非门的第一输入端均连接所述复位输入端reset，所述第一或非门的第二输入端连接所述等效电路输入端In+，所述第一或非门的第三输入端连接所述第二或非门的输出端，所述第二或非门的第二输入端连接所述参考电路输入端In-，所述第二或非门的第三输入端连接所述第一或非门的输出端；
所述第一或非门的输出端连接所述第一反相器的输入端，所述第一反相器的输出端连接所述第一输出端Out+；所述第二或非门的输出端连接所述第二反相器的输入端，所述第二反相器的输出端连接所述第二输出端Out-。
所述第一反相器和所述第二反相器的结构相同。
所述第一反相器包括第一场效应管和第二场效应管，第二反相器包括第三场效应管和第四场效应管；
所述第一场效应管的栅极、所述第二场效应管的栅极均连接所述第一或非门的输出端，所述第三场效应管的栅极、所述第四场效应管的栅极均连接所述第二或非门的输出端，所述第三场效应管的第二极和所述第四场效应管的第一极均连接所述第二输出端Out-，所述第一场效应管的第二极和所述第二场效应管的第一极均连接所述第一输出端Out+，所述第二场效应管的第二极和所述第四场效应管的第二极均接地，所述第一场效应管的第一极和所述第三场效应管的第一极均接电源VDD。
所述第一场效应管和所述第三场效应管均为PMOS管。
所述第二场效应管和所述第四场效应管均为NMOS管。
所述用于存内计算的逻辑运算电路根据所述等效电压和所述参考电压的不同输出不同的输出电压，所述输出电压通过所述输出端输出，具体包括：
在所述复位电压为低电位时，当所述等效电压比所述参考电压大时，所述输出端输出高电位；
在所述复位电压为低电位时，当所述等效电压比所述参考电压小时，所述输出端输出低电位；
所述低电位为0，所述高电位为1。
当第一输出端Out+输出高电位时，所述第二输出端Out-输出低电位；当第一输出端Out+输出低电位时，所述第二输出端Out-输出高电位；所述低电位为0，所述高电位为1。
下面详细说明本发明一种用于存内计算的逻辑运算电路。
电阻性记忆就是其中之一。电阻性存储器经常在存储电子电路的计算中得到应用。对此，提出一个非易失性电阻器的应用和存储计算框架。在这种结构中，灵敏放大器通常用于读操作和逻辑操作。
本发明提出了一种新的用于存内计算的逻辑运算电路，可以代替检测放大电路。与原感应放大器电路比较，该电路结构简单，电路面积小。
本发明一种用于存内计算的逻辑运算电路框架如图1所示，用于存内计算的逻辑运算电路为一个三输入、两输出的结构。用于存内计算的逻辑运算电路内部包含16个晶体管。
用于存内计算的逻辑运算电路包括一级电路和二级电路，一级电路主要是由两个三输入的或非门组成，其输出分别输入到下一级和另一个或非门的输入，二级电路由两个反相器组成，反相器的输入与上一级电路的输出相连接，反相器的输出即为逻辑运算的输出结果。逻辑运算电路主要用于存内计算的运算电路，存内计算阵列的等效电路的输入从一级电路的In+端（等效电路输入端）输入，参考电路的输入从另一端In-（参考电路输入端）输入，等效电路和参考电路由于输入电压的不同会导致输出的不同。
用于存内计算的逻辑运算电路的具体工作原理如下：输入端口为三输入，分别为存储单元的等效电路输入，参考电路的输入，进行复位的输入。参考电路的阻值是在电路设计时便已经设置好的，当电路开始工作时，reset（复位输入端）输入始终保持为高，使电路始终保持一个置位的状态，此时电路的两个输出都为高，电路还未进入计算的状态。这是因为参考电路的稳定输入和阵列（存内计算阵列）中的等效电路的输入延迟的时间不同，所以到达输入端口的时间不同，在信号还未达到稳定时进行比较则会使比较的结果发生错误，所以在电路开始工作时，需要一直让电位处于置位的状态，如图2所示：将输入端reset置为高电位，由于输入端的一个输入信号reset始终保持高电位，所以无论其他的输入端信号是高电位还是低电位，经过三输入的或非门后或非门的输出为低电位，再经过电路中二级电路的一个反相器输出高电位，此时两个输出端Out+（第一输出端）和Out-（第二输出端）都为高电位，逻辑运算电路保持为一个置位的状态。当输入稳定后，reset输入保持为低，此时逻辑运算电路进入计算状态，reset输入保持低电位，In+和In-分别连接阵列的等效电路和参考电路的输出电压，此时端口In+和In-由于输入电压的高低不同会产生竞争关系，输入端口电压高的则竞争成功，假设输入端In+的输入电压较In-的高，此时输入为In+的与非门输出低电压，经过二级电路反相器后在Out+端输出高电压，另一个输出端Out-则会输出低电压。利用这种特性来实现存算一体中的逻辑运算。
用于存内计算的逻辑运算电路的介绍：输入In+0为阵列的等效电阻，使用非易失性存储器的阵列的电阻值与其电压的写入有关，图5中所示：Li和Cj分别为行列控制，G11、G12和G13等分别为每一个存储单元的等效电导，若存储的数据为高阻，代表逻辑电路中的“1”，则设高阻阻值为RAP，若存储的阻值为低阻，代表逻辑电路中的“0”，则设低阻阻值为RP，图5中包括四个用于存内计算的逻辑运算电路，四个逻辑运算电路的等效电路输入端分别表示为In+0、In+1、In+2和In+3，参考电路输入端分别表示为In-0、In-1、In-2和In-3，第一输出端分别表示为Out+0、Out+1、Out+2和Out+3，第二输出端分别表示为Out-0、Out-1、Out-2和Out-3。通过图5所示的整体电路中的行列控制Li和Cj的通断同时选中两个甚至多个单元，假设选中L1和C1，则图中G11单元被选中，假设同时使得L1、C1和C2为高，则图中G11、G12单元两个单元同时被选中。当进行逻辑运算时，同时选中两个单元，将选中单元的等效电阻与提前设置好的等效电阻进行比较，当选中两个单元时，出现的值可能为三种组合，分别为：RP,P、RAP,P（RP,AP）和RAP,AP（分别代表选中的两个存储单元存储的电阻值为低阻、低阻，或为高阻、低阻，或为高阻、高阻这三种组合方式），在这三种组合的中间值可以是设置的参考值，如图3中所示的参考值区间可以实现逻辑运算，当参考值选中两个单元为低电阻的并联值（RP,P）和两个单元分别为高电阻和低电阻的并联值（RAP,P）的中间值，即参考值（参考电路输入端输入的电压值）在RP,P和RAP,P之间，可完成“或”（OR）运算，当参考值选中两个单元为高电阻的并联值（RAP,AP）和两个单元分别为高电阻、低电阻时的并联值（RAP,P）的中间值，即参考值（参考电路输入端输入的电压值）在RAP,AP和RAP,P之间，可完成“与”（AND）运算。选择参考电路为完成“与”（AND）运算的电路，具体的运算方式为：当选中的两个单元都为高阻时，其输出电压为VAP,AP（选中的两个单元存储的信息同时为高阻时输出的电压），此时比较单元（参考值Rref）的电压值小，则输出为高电平，当选中的单元分别为高电阻、低电阻时，其输出电压为VAP,P（选中的两个单元存储的信息为一个高阻一个低阻时输出的电压），此时比较单元的电压值大，则输出为低电平，当选中的单元都为低电平时，其输出电压为VP,P（选中的两个单元存储的信息同时为低阻时输出的电压），此时比较单元的电压值大，则输出电平为低电平，可以根据图4中的真值表得出其可以完成逻辑运算中的“与”（AND）运算，同理也可完成“或”（OR）运算。
在两个输入电压达到稳定状态时，将reset输入端拉低，此时电路进入计算状态，通过计算电路输出，可以得到“或”逻辑和“或非”逻辑的输出，同理，采用不同的参考电阻Rref也可以实现“与”逻辑和“与非”逻辑的输出。
本发明公开提供的运算电路，具有以下有益效果：
本发明公开的用于存内计算的计算电路，都是使用标准单元库的器件，可以更好的适应传统的EDA（Electronic design automation，电子设计自动化）设计流程。
从本发明所提出的用于存内计算的逻辑运算电路规模来看，相比于传统的基于运算放大器的比较电路，本发明提出的新型的计算电路设计非常简单，使用晶体管数量减少了一半多，电路复杂度大为减小。
本发明所提出的用于存内计算的逻辑运算电路，可以广泛的运用于存内计算所需要的运算电路中，减少存算一体运算所需要的时间。
本发明所提出的用于存内计算的逻辑运算电路可以直接比较输入信号差异非常小的信号，无需将信号进行放大后再进行比较，有效的节省了资源。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (8)

1.一种用于存内计算的逻辑运算电路，其特征在于，包括：等效电路输入端、参考电路输入端、复位输入端和输出端；
所述等效电路输入端用于输入存内计算阵列的等效电压，所述复位输入端用于输入复位电压，所述参考电路输入端用于输入参考电压；
所述用于存内计算的逻辑运算电路根据所述等效电压和所述参考电压的不同输出不同的输出电压，所述输出电压通过所述输出端输出。
2.根据权利要求1所述的用于存内计算的逻辑运算电路，其特征在于，包括：第一或非门、第二或非门、第一反相器和第二反相器；所述输出端包括第一输出端和第二输出端；
所述第一或非门的第一输入端和所述第二或非门的第一输入端均连接所述复位输入端，所述第一或非门的第二输入端连接所述等效电路输入端，所述第一或非门的第三输入端连接所述第二或非门的输出端，所述第二或非门的第二输入端连接所述参考电路输入端，所述第二或非门的第三输入端连接所述第一或非门的输出端；
所述第一或非门的输出端连接所述第一反相器的输入端，所述第一反相器的输出端连接所述第一输出端；所述第二或非门的输出端连接所述第二反相器的输入端，所述第二反相器的输出端连接所述第二输出端。
3.根据权利要求2所述的用于存内计算的逻辑运算电路，其特征在于，所述第一反相器和所述第二反相器的结构相同。
4.根据权利要求3所述的用于存内计算的逻辑运算电路，其特征在于，所述第一反相器包括第一场效应管和第二场效应管，第二反相器包括第三场效应管和第四场效应管；
所述第一场效应管的栅极、所述第二场效应管的栅极均连接所述第一或非门的输出端，所述第三场效应管的栅极、所述第四场效应管的栅极均连接所述第二或非门的输出端，所述第三场效应管的第二极和所述第四场效应管的第一极均连接所述第二输出端，所述第一场效应管的第二极和所述第二场效应管的第一极均连接所述第一输出端，所述第二场效应管的第二极和所述第四场效应管的第二极均接地，所述第一场效应管的第一极和所述第三场效应管的第一极均接电源。
5.根据权利要求4所述的用于存内计算的逻辑运算电路，其特征在于，所述第一场效应管和所述第三场效应管均为PMOS管。
6.根据权利要求4所述的用于存内计算的逻辑运算电路，其特征在于，所述第二场效应管和所述第四场效应管均为NMOS管。
7.根据权利要求1所述的用于存内计算的逻辑运算电路，其特征在于，所述用于存内计算的逻辑运算电路根据所述等效电压和所述参考电压的不同输出不同的输出电压，所述输出电压通过所述输出端输出，具体包括：
在所述复位电压为低电位时，当所述等效电压比所述参考电压大时，所述输出端输出高电位；
在所述复位电压为低电位时，当所述等效电压比所述参考电压小时，所述输出端输出低电位；
所述低电位为0，所述高电位为1。
8.根据权利要求2所述的用于存内计算的逻辑运算电路，其特征在于，当第一输出端输出高电位时，所述第二输出端输出低电位；当第一输出端输出低电位时，所述第二输出端输出高电位；所述低电位为0，所述高电位为1。
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