CN105633078A - 双极结型晶体管及相关制造方法 - Google Patents

双极结型晶体管及相关制造方法 Download PDF

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Abstract

提出了一种双极结型半导体器件及其制造方法。根据本公开的实施例，双极结型半导体器件包括形成于半导体衬底中的第一掩埋层、形成于该第一掩埋层上的第一外延层和第二外延层、制作于第一外延层和第二外延层中的PNP双极结型晶体管单元、NPN双极结型晶体管单元和第一隔离结构。该第一隔离结构位于PNP双极结型晶体管单元和NPN双极结型晶体管单元之间，并且与所述第一掩埋层连接在一起形成隔离屏障。该隔离屏障不仅将PNP双极结型晶体管单元与NPN双极结型晶体管单元有效地隔离开，而且将它们与半导体衬底有效地隔离，阻止载流子注入衬底以及寄生BJT的形成。

Description

双极结型晶体管及相关制造方法
技术领域
本公开的实施例涉及半导体器件，尤其涉及但不限于双极结型晶体管及其制造方法。
背景技术
现有的垂直型双极结型晶体管(BJT)通常与衬底或者阱区的隔离性能欠佳，会造成不希望的载流子注入衬底以及寄生BJT的形成。为了改善隔离性能，通常需要制作深掩埋层以完全包围垂直型BJT，但这需要增加掩膜层以及更复杂的制作工艺以制作该深掩埋层。实现起来相对困难而且制作成本高。除隔离性能及制作成本外，还希望BJT的放大系数(通常用β表示)比较高。
发明内容
针对现有技术中的一个或多个问题，本公开的实施例提供一种双极结型半导体器件及其制造方法。
在本发明的一个方面，提出了一种双极结型半导体器件，包括：半导体衬底，具有第一导电类型；第一掩埋层，形成于所述半导体衬底中，具有与所述第一导电类型相反的第二导电类型；第一外延层，形成于该第一掩埋层上，具有所述第一导电类型；第二外延层，形成于该第一外延层上，具有所述第一导电类型；PNP双极结型晶体管单元，制作于所述第一外延层和所述第二外延层的第一有效单元区域内；NPN双极结型晶体管单元，制作于所述第一外延层和所述第二外延层的第二有效单元区域内；以及第一隔离结构，具有所述第二导电类型，制作于所述第一外延层和所述第二外延层的隔离区域内，该隔离区域位于所述第一有效单元区域与所述第二有效单元区域之间，该第一隔离结构与所述第一掩埋层连接在一起形成具有所述第二导电类型的隔离屏障。
在本发明的另一个方面，提出了一种制造双极结型半导体器件的方法，包括：提供具有第一导电类型的半导体衬底，该半导体衬底划分为第一有效单元区域、第二有效单元区域和隔离区域，其中该隔离区域位于第一有效单元区域和第二有效单元区域之间；在该半导体衬底中制作具有第二导电类型的第一掩埋层，其中所述第二导电类型与所述第一导电类型相反；在该第一掩埋层上制作具有所述第一导电类型的第一外延层；在该第一外延层的位于所述隔离区域范围内的部分中制作具有所述第二导电类型的第一隔离掩埋区，该第一隔离掩埋区的掩埋深度从第一外延层的上表面开始纵向贯穿第一外延层直至与所述第一掩埋层接触；在该第一外延层的位于第一有效单元区域范围内的部分中形成具有所述第一导电类型的第一集电极掩埋区；在该第一外延层上制作具有所述第一导电类型的第二外延层；在该第二外延层的位于第一有效单元区域范围内的部分中制作具有所述第二导电类型的第一基极阱区；在该第二外延层的位于第二有效单元区域范围内的部分中制作具有所述第二导电类型的第二集电极阱区；在该第二外延层的位于第一有效单元区域范围内的部分中进一步制作具有所述第一导电类型的第一集电极阱区，该第一集电极阱区与所述第一基极阱区相分隔；在该第二外延层的位于隔离区域范围内的部分中制作具有所述第二导电类型的第一隔离阱区，该第一隔离阱区纵向贯穿第二外延层直至与所述第一隔离掩埋区至少部分接触；在所述第二集电极阱区中制作第二基极阱区；在所述第一集电极阱区中制作具有所述第一导电类型的第一集电极接触区，在所述第一基极阱区中制作具有所述第二导电类型的第一基极接触区和具有所述第一导电类型的第一发射极区，该第一发射极区与所述第一基极接触区相互分离；在所述第二集电极阱区中制作具有所述第二导电类型的第二集电极接触区，在所述第二基极阱区中制作具有所述第一导电类型的第二基极接触区和具有所述第二导电类型的第二发射极区，该第二发射极区与所述第二基极接触区相互分离；以及在所述第一隔离阱区中制作具有所述第二导电类型的第一隔离接触区。
根据本公开各实施例的双极结型半导体器件可以将垂直型PNP双极结型晶体管单元和垂直型NPN双极结型晶体管单元与衬底有效地隔离，阻止载流子注入衬底以及寄生BJT的形成。本公开实施例的全隔离垂直型PNP晶体管单元，与普通横向PNP晶体管结构相比，有更大的放大系数和放大系数跌落特性，并且发射极电流集边效应很小。在本公开个实施例的全隔离垂直型NPN晶体管单元中，从集电极向下注入衬底的空穴电流会极大地被第二个礼结构收集从而抑制纵向和横向寄生PNP的开启，而同时第一掩埋层102会极大地收集衬底中会导致闩锁效应和电路功能不正常的游离电子。并且全隔离垂直NPN还可以实现基区到集电极去的正向偏执，这种工作方式在某些应用中可以极大简化电路的设计和复杂程度以及成本。
附图说明
下面的附图有助于更好地理解接下来对本公开不同实施例的描述。这些附图并非按照实际的特征、尺寸及比例绘制，而是示意性地示出了本公开一些实施方式的主要特征。这些附图和实施方式以非限制性、非穷举性的方式提供了本公开的一些实施例。为简明起见，不同附图中相同或类似的组件或结构采用相同或相似的附图标记示意。
图1示出了根据本公开一个实施例的双极结型半导体器件10的部分纵向剖面示意图；
图2至图12示出了根据本公开一个实施例的制造双极结型半导体器件10的方法中部分阶段的流程示意图。
具体实施方式
下面将参照附图详细说明本公开的一些实施例。但是应该理解，这些描述只是示例性的，并非要限制本公开的范围。此外，在以下说明中省略了对公知结构和技术的描述，以避免不必要的混淆本公开的概念。
在接下来的说明中，一些具体的细节，例如实施例中的具体电路结构、器件结构、工艺步骤以及这些电路、器件和工艺的具体参数，都用于对本公开的实施例提供更好的理解。本技术领域的技术人员可以理解，即使在缺少一些细节或者与其他方法、元件、材料等结合的情况下，本公开的实施例也可以被实现。
在本公开的说明书及权利要求书中，若采用了诸如“左、右、内、外、前、后、上、下、顶、之上、底、之下”等一类的词，均只是为了便于描述，而不表示组件/结构的必然或永久的相对位置。本领域的技术人员应该理解这类词在合适的情况下是可以互换的，例如，以使得本公开的实施例可以在不同于本说明书描绘的方向下仍可以运作。在本公开的上下文中，将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。此外，“耦接”一词意味着以直接或者间接的电气的或者非电气的方式连接。“一个/这个/那个”并不用于特指单数，而可能涵盖复数形式。“在……内”可能涵盖“在……内/上”。在本公开的说明书中，若采用了诸如“根据本公开的一个实施例”、“在一个实施例中”等用语并不用于特指在同一个实施例中，当然也可能是同一个实施例中。若采用了诸如“在另外的实施例中”、“根据本公开的不同实施例”、“根据本公开另外的实施例”等用语，也并不用于特指提及的特征只能包含在特定的不同的实施例中。本领域的技术人员应该理解，在本公开说明书的一个或者多个实施例中公开的各具体特征、结构或者参数、步骤等可以以任何合适的方式组合。除非特别指出，“或”可以涵盖“和/或”的意思。若“晶体管”的实施例可以包括“场效应晶体管”或者“双极结型晶体管”，则“栅极/栅区”、“源极/源区”、“漏极/漏区”分别可以包括“基极/基区”、“发射极/发射区”、“集电极/集电区”，反之亦然。本领域技术人员应该理解以上对各用词的说明仅仅提供一些示例性的用法，并不用于限定这些词。
在本说明书中，用“+”和“-”来描述掺杂区的相对浓度，但这并不用于限制掺杂区的浓度范围，也不对掺杂区进行其他方面的限定。例如，下文中描述为N+或N-的掺杂区，亦可以称为N型掺杂区，描述为P+或P-的掺杂区，亦可以称为P型掺杂区。
图1示出了根据本公开一个实施例的双极结型半导体器件10的部分纵向剖面示意图。需要说明的是，图1仅示意出了该双极结型半导体器件10的一部分以方便理解和说明。该双极结型半导体器件10可以制作于衬底101上。根据本公开的一个实施例，该衬底101具有第一导电类型(例如，图1中示意为P型)。然而，本公开不限于此。衬底101可以包括硅(Si)等半导体材料，锗硅(SiGe)等化合物半导体材料，或者绝缘体上硅(SOI)等其他形式的衬底。
根据本公开的一个实施例，双极结型半导体器件10可以大致划分为第一有效单元区域11、第二有效单元区域12和隔离区域13，该第一有效单元区域可以用于制作PNP双极结型晶体管单元，第二有效单元区域12可以用于制作NPN双极结型晶体管单元，隔离区域13位于第一有效单元区域11与第二有效单元区域12之间，可以用于制作第一隔离结构，以将PNP双极结型晶体管单元和NPN双极结型晶体管有效隔离。然而，本公开不限于此。这里需要注意的是，图1中对于第一有效单元区域11、第二有效单元区域12和隔离区域13的划分仅仅是示意性的，并不表示它们的确切边界。
根据本公开的一个实施例，双极结型半导体器件10可以包括第一掩埋层102、第一外延层103、第二外延层104、垂直型PNP双极结型晶体管单元105、垂直型NPN双极结型晶体管单元106和第一隔离结构107。在一个实施例中，第一掩埋层102形成于衬底101中，具有与所述第一导电类型相反的第二导电类型(例如，图1中示意为N型)。第一外延层103形成于该第一掩埋层102上，具有所述第一导电类型(例如，图1中示意为P-型)，其可以具有比衬底101相对低的掺杂浓度。第二外延层104形成于该第一外延层103上，具有所述第一导电类型(例如，图1中示意为P-型)，其可以具有比衬底101相对低的掺杂浓度。
根据本公开的一个实施例，垂直型PNP双极结型晶体管单元105可以制作于第一有效单元区域11范围内的第一外延层103和第二外延层104中。该垂直型PNP双极结型晶体管单元105可以包括第一集电极掩埋区1051、第一集电极阱区1052、第一集电极接触区1053、第一基极阱区1054、第一基极接触区1055和第一发射极区1056。第一集电极掩埋区1051可以形成于第一外延层103中，其掩埋深度可以从第一外延层103的上表面开始纵向贯穿第一外延层103直至第一外延层103与第一掩埋层102的交接面止。第一集电极掩埋区1051可以具有所述第一导电类型(例如，图1中示意为P型)。第一集电极阱区1052形成于第二外延层104中，纵向贯穿第二外延层104直至与第一集电极掩埋区1051部分交叠。第一集电极阱区1052也可以具有所述第一导电类型(例如，图1中示意为P型)。第一集电极接触区1053形成于第一集电极阱区1052中，邻近第一集电极阱区1052的上表面，具有所述第一导电类型并具有比第一集电极阱区1052相对高的掺杂浓度(例如，图1中示意为P+型)。第一基极阱区1054形成于第二外延层104中，与所述第一集电极阱区1052相互分离，并纵向贯穿第二外延层104直至与第一集电极掩埋区1051接触或部分交叠。第一基极阱区1054可以具有所述第二导电类型(例如，图1中示意为N型)。第一基极接触区1055形成于第一基极阱区1054中，邻近第一基极阱区1054的上表面，具有所述第二导电类型并具有比第一基极阱区1054相对高的掺杂浓度(例如，图1中示意为N+型)。第一发射极区1056形成于第一基极阱区1054中，邻近第一基极阱区1054的上表面，与所述第一基极接触区1055相互分离。第一发射极区1056可以具有所述第一导电类型，并且具有比第一集电极阱区1052相对高的掺杂浓度(例如，图1中示意为P+型)。
在一个实施例中，该垂直型PNP双极结型晶体管单元105还可以包括浅沟槽隔离(STI)区1057。该浅沟槽隔离区1057位于第一集电极阱区1052和第一基极阱区1054之间，用于隔离该第一集电极阱区1052和第一基极阱区1054。
在一个实施例中，该垂直型PNP双极结型晶体管单元105还可以包括集电极电极C1、基极电极B1和发射极电极E1，分别与第一集电极接触区1053、第一基极接触区1055和第一发射极区1056电连接，用于将垂直型PNP双极结型晶体管单元105的集电极、基极和发射极引出，以在应用过程中，按实际需求为垂直型PNP双极结型晶体管单元105的集电极、基极和发射极耦接电势。
根据本公开的一个实施例，垂直型NPN双极结型晶体管单元106可以制作于第二有效单元区域12范围内的第一外延层103和第二外延层104中。该垂直型NPN双极结型晶体管单元106可以包括第二集电极阱区1061、第二集电极接触区1062、第二基极阱区1063、第二基极接触区1064和第二发射极区1065。第二集电极阱区1061可以形成于第二外延层104中，纵向贯穿第二外延层104直至与第一外延层103接触或部分伸入第一外延层103中。第二集电极阱区1061可以具有所述第二导电类型(例如，图1中示意为N型)。第二集电极接触区1062形成于第二集电极阱区1061中，邻近第二集电极阱区1061的上表面，具有所述第二导电类型并具有比第二集电极阱区1061相对高的掺杂浓度(例如，图1中示意为N+型)。第二基极阱区1063形成于第二集电极阱区1061中，与所述第二集电极接触区1062相互分离。第二基极阱区1063可以具有所述第一导电类型(例如，图1中示意为P型)。第二基极接触区1064形成于第二基极阱区1063中，邻近第二基极阱区1063的上表面，具有所述第一导电类型并具有比第二基极阱区1063相对高的掺杂浓度(例如，图1中示意为P+型)。第二发射极区1065形成于第二基极阱区1063中，邻近第二基极阱区1063的上表面，与所述第二基极接触区1064相互分离。第二发射极区1065可以具有所述第二导电类型，并且具有比第二集电极阱区1061相对高的掺杂浓度(例如，图1中示意为N+型)。
在一个实施例中，该垂直型NPN双极结型晶体管单元106还可以包括浅沟槽隔离(STI)区1069。该浅沟槽隔离区1069位于第二集电极接触区1062和第二基极接触区1064之间，以将该第二集电极接触区1062和第二基极接触区1064隔离。
在一个实施例中，该垂直型NPN双极结型晶体管单元106还可以包括集电极电极C2、基极电极B2和发射极电极E2，分别与第二集电极接触区1062、第二基极接触区1064和第二发射极区1065电连接，用于将垂直型NPN双极结型晶体管单元106的集电极、基极和发射极引出，以在应用过程中，按实际需求为NPN双极结型晶体管单元106的集电极、基极和发射极耦接电势。
在一个实施例中，该垂直型NPN双极结型晶体管单元106还可以包括NPN双极结型晶体管的隔离结构(以下也称第二隔离结构)。在一个示例性实施例中，参考图1的示意，该第二隔离结构可以包括第二隔离掩埋区1066，第二隔离阱区1067和第二隔离接触区1068。第二隔离掩埋区1066可以形成于第二有效单元区域12范围内的第一外延层103中，其掩埋深度可以从第一外延层103的上表面开始纵向贯穿第一外延层103直至第一外延层103与第一掩埋层102的交接面止。第二隔离掩埋区1066具有所述第一导电类型(例如图1中示意为P型)。第二隔离阱区1067形成于第二外延层104中，纵向贯穿第二外延层104直至与第二隔离掩埋区1066接触或部分交叠。第二隔离阱区1067也具有所述第一导电类型(例如图1中示意为P型)。该第二隔离阱区1067可以与所述第二集电极阱区1061相互分离。第二隔离接触区1068形成于所述第二隔离阱区1067中，邻近第二隔离阱区1067的上表面，具有所述第一导电类型并具有比第二隔离阱区1067相对高的掺杂浓度(例如，图1中示意为P+型)。该第二隔离结构整体(第二隔离掩埋区1066，第二隔离阱区1067和第二隔离接触区1068)将垂直型NPN双极结型晶体管单元106的有源区(包括第二集电极阱区1061、第二集电极接触区1062、第二基极阱区1063、第二基极接触区1064和第二发射极区1065)包围，从而可以将垂直型NPN双极结型晶体管单元106与第一掩埋层102、衬底101等其它结构完全隔离。由于该第二隔离结构整体将垂直型NPN双极结型晶体管单元106完全包围，并与第一掩埋层102以及衬底101隔离开，而第一掩埋层102又将第二隔离结构整体与衬底101完全隔离，从而完全被隔离的垂直型NPN双极结型晶体管单元106的从其集电极区(包括第二集电极阱区1061和第二集电极接触区1062)向衬底注入的电流会极大部分的被第二隔离区和102区收集，并且纵向和横向的寄生双极结型PNP管(例如由基区-集电极区-衬底101构成)的开启也会被极大抑制。垂直型NPN双极结型晶体管单元106外围的第二隔离结构会吸收第二集电极阱区1061注入到衬底101的空穴，而第一掩埋层102被连接到正电压电极时会极大地吸收衬底中的游离电子。这些衬底中的游离电子如果不被吸收，可能会导致闩锁效应以及电路功能不正常。与此同时，在某些特殊应用中，此完全隔离的垂直型NPN双极结型晶体管单元106还可以实现基区到集电极区的正向偏执，而这在普通结构的NPN双极结型晶体管是无法实现的。
在一个实施例中，该第二隔离结构还可以包括浅沟槽隔离(STI)区1070，该浅沟槽隔离区1070位于第二隔离接触区1068和第二集电极接触区1062之间，以分隔第二隔离接触区1068和第二集电极接触区1062。
在一个实施例中，该第二隔离结构还可以包括第二隔离电极P-ISO，与第二隔离接触区1068电连接，用于根据实际应用需求为第二隔离结构整体耦接电势。
根据本公开的一个实施例，第一隔离结构107可以包括第一隔离掩埋区1071和第一隔离阱区1072。第一隔离掩埋区1071形成于隔离区域13范围内的第一外延层103中，其掩埋深度可以从第一外延层103的上表面开始纵向贯穿第一外延层103直至第一外延层103的下表面并与第一掩埋层102接触。第一隔离掩埋区1071可以具有所述第二导电类型(例如，图1中示意为N型)。第一隔离阱区1072形成于隔离区域13范围内的第二外延层104的一部分中，纵向贯穿第二外延层104直至与第一隔离掩埋区1071部分接触。第一隔离阱区1072也可以具有所述第二导电类型(例如，图1中示意为N型)。在这一示例性实施例中，第一隔离掩埋区1071和第一隔离阱区1072构成的第一隔离结构107与第一掩埋层102连接在一起构成一道具有所述第二导电类型的隔离屏障，将垂直型PNP双极结型晶体管单元105和垂直型NPN双极结型晶体管单元106及第二隔离电极P-ISO与衬底101有效地隔离，阻止载流子注入衬底101以及寄生BJT的形成。在一个实施例中，该第一隔离结构107还包括第一隔离接触区1074，该第一隔离接触区1074形成于第一隔离阱区1072中，邻近第一隔离阱区1072的上表面，具有所述第二导电类型并具有比第一隔离阱区1072相对高的掺杂浓度(例如，图1中示意为N+型)。第一隔离接触区1074一般用于降低第一隔离结构107与将之引出的相应隔离电极(如图1中示意的第一隔离电极NTub)之间的接触电阻。
根据本公开的一个实施例，第一隔离结构107还可以包括第一隔离浅阱区1073。该第一隔离浅阱区1073形成于隔离区域13范围内的第二外延层104中，纵向贯穿第二外延层104直至与第一隔离掩埋区1071部分接触。在这一实施例中，所述第一隔离阱区1072可以形成于该第一隔离浅阱区1073中，亦即该第一隔离浅阱区1073包围该第一隔离阱区1072。该第一隔离浅阱区1073也具有所述第二导电类型(例如图1中示意为N型)，其掺杂浓度可能小于所述第一隔离阱区1072的掺杂浓度。该第一隔离浅阱区1073有助于提高第一隔离电极Ntub与第二外延层104之间的击穿电压。
在一个实施例中，该第一隔离结构107还可以包括第一隔离电极NTub，与第一隔离接触区1074电连接，用于根据实际应用需求为第一隔离结构107整体耦接电势。
在一个实施例中，双极结型半导体器件10还可以包括第一浅沟槽隔离(STI)区1080和第二浅沟槽隔离(STI)区1090。第一STI区1080大致位于PNP双极结型晶体管单元105与第一隔离结构107之间，为PNP双极结型晶体管单元105与第一隔离结构107之间提供隔离。第STI区1090大致位于NPN双极结型晶体管单元106与第一隔离结构107之间，为NPN双极结型晶体管单元106与第一隔离结构107之间提供隔离。
以上基于图1对根据本公开各实施例的双极结型半导体器件10进行了说明，根据本公开各实施例及其变形实施方式的双极结型半导体器件的有益效果不应该被认为仅仅局限于以上对各实施例的描述中所提及的。根据本公开各实施例的提及及其它未提及的有益效果可以通过阅读本公开的详细说明及研究各实施例的附图被更好地理解。
图2至图12示出了根据本公开一个实施例的制造双极结型半导体器件10的方法中部分阶段的流程示意图。本领域的技术人员应该理解图2至图12的示意仅仅是示例性的。为便于理解，以下制作方法的描述以采用BCD工艺为例。该工艺线在集成电路生产中通常要同时制作双极结型器件(BipolarDevice)、互补金属氧化物半导体器件(CMOS)和双扩散金属氧化物半导体器件(DMOS)。以下结合图2至图12描述的制造双极结型半导体器件10的方法。其中全隔离垂直型PNP晶体管单元105，与普通横向PNP晶体管结构相比，有更大的放大系数和放大系数跌落特性，并且发射极电流集边效应很小。在全隔离垂直型NPN晶体管单元106中，从集电极向下注入衬底的空穴电流会极大地被第二个隔离结构收集从而抑制纵向和横向寄生PNP的开启，而同时第一掩埋层102会极大地收集衬底中会导致闩锁效应和电路功能不正常的游离电子。并且全隔离垂直NPN还可以实现基区到集电极去的正向偏置，这种工作方式在某些应用中可以极大简化电路的设计和复杂程度以及成本。上述优点在普通结构的NPN晶体管中都无法简单实现。
参考图2示意，首先提供具有第一导电类型(例如：图2-12的实施例中示意为P型)的半导体衬底101并在该半导体衬底101中形成第一掩埋层102。该第一掩埋层102具有所述第二导电类型(例如：图2-12的实施例中示意为N型)。在一个实施例中，该第一掩埋层102由该半导体衬底101的上表面开始向该半导体衬底101的内部纵向延伸直至达到设定的掩埋深度。在一个实施例中，第一掩埋层102可以通过在半导体衬底101中进行第二导电类型(例如，N型)的离子注入形成。本领域的技术人员应该理解，在离子注入后可以进行离子扩散以形成第一掩埋层102。
接下来参考图3示意，在第一掩埋层102上制作第一外延层103。该第一外延层103具有所述第一导电类型(例如，图3的实施例中示意为P-型)，其可以具有比衬底101相对低的掺杂浓度。该第一外延层103具有第一厚度T1，该第一厚度T1的设定对在同一工艺线中制作的DMOS中的寄生双极型晶体管的放大系数有较大影响。该第一厚度T1越厚越有助于减小寄生双极型晶体管的放大系数。然而若该第一厚度T1太厚将导致第一掩埋层102与后续形成的第一隔离结构107之间(尤其是第一掩埋层102到第一隔离阱区1072)的连接电阻过高。因而实际需要合理选择第一外延层103的第一厚度T1。例如，在一个实施例中，该第一厚度T1可以大致在4um～10um的范围。
接下来参考图4示意，在隔离区域13范围内的第一外延层103中制作第一隔离掩埋区1071。该第一隔离掩埋区1071的掩埋深度可以从第一外延层103的上表面开始纵向贯穿第一外延层103直至第一外延层103的下表面并与第一掩埋层102接触。第一隔离掩埋区1071可以具有所述第二导电类型(例如，图4中示意为N型)。在一个实施例中，第一隔离掩埋区1071可以通过在第一外延层103中进行第二导电类型(例如，N型)的离子注入形成。本领域的技术人员应该理解，在离子注入之前可以在第一外延层103上制作构图的掩膜层以露出第一外延层103的需要形成第一隔离掩埋区1071的部分并遮蔽其余部分。在离子注入之后可以进行离子扩散以形成第一隔离掩埋区1071。
接下来参考图5示意，在第一外延层103的位于第一有效单元区域11范围内的部分中形成第一集电极掩埋区1051，其掩埋深度可以从第一外延层103的上表面开始纵向贯穿第一外延层103直至第一外延层103与第一掩埋层102的交接面止。第一集电极掩埋区1051可以具有所述第一导电类型(例如，图5中示意为P型)。该第一集电极掩埋区1051用作垂直型PNP双极结型晶体管单元105(参见图1示意)的集电极区。根据本公开的一个实施例，在形成第一集电极掩埋区1051的同时也可以制作具有所述第一导电类型的第二隔离掩埋区1066，以节约工艺步骤。该第二隔离掩埋区1066制作于第一外延层103的位于第二有效单元区域12范围内的第一外延层103中，其掩埋深度可以从第一外延层103的上表面开始纵向贯穿第一外延层103直至第一外延层103与第一掩埋层102的交接面止。该第二隔离掩埋区1066用作将垂直型NPN双极结型晶体管单元106(参见图1示意)与第一掩埋层102隔离的重要结构。在一个实施例中，第一集电极掩埋区1051和第二隔离掩埋区1066可以通过在第一外延层103中进行第一导电类型(例如，P型)的离子注入形成。该工艺步骤中，进行离子注入的浓度和能量设置比较关键，应当合适选取。若离子注入浓度过高则会导致垂直型NPN双极结型晶体管单元106与第二隔离掩埋区1066之间的击穿电压较低(以及在第一掩埋层102与在同一工艺线中制作的DMOS的源极耦接时)，还可能导致外延层硅材料的缺陷。反之，若离子注入浓度过低，会导致第一集电极掩埋区1051不能有效发挥收集载流子(例如，对于垂直型PNP双极结型晶体管单元105，该载流子为空穴)的作用，致使垂直型PNP双极结型晶体管单元105的纵向寄生PNP晶体管(由第一基极阱区1054、第一集电极掩埋区1051和第一掩埋层102构成)的放大系数大而易开启。。离子注入浓度过低还可能导致形成的第二隔离掩埋区1066不能起到应有的隔离作用。在一个实施例中，上述第一导电类型的离子注入浓度可以在5E11～4E13的范围，离子注入能量可以在200keV～1MeV的范围。本领域的技术人员应该理解，在离子注入之前可以在第一外延层103上制作构图的掩膜层以露出第一外延层103的需要形成第一集电极掩埋区1051和第二隔离掩埋区1066的部分并遮蔽其余部分。在离子注入之后可以进行离子扩散。接下来参考图6示意，在第一外延层103上制作第二外延层104。该第二外延层104也具有所述第一导电类型(例如，图6中示意为P-型)，其可以具有比衬底101相对低的掺杂浓度。在一个实施例中，该第二外延层104可以采用生长的方式形成，在第二外延层104的生长过程中，第一集电极掩埋区1051和第一隔离掩埋区1071会向第二外延层104中扩散，见图6示意。该第二外延层104具有第二厚度T2，该第二厚度T2的设定对在同一工艺线中制作的DMOS的性能也很关键。但若该第二厚度T2太厚将导致第一掩埋层102与后续形成的第一隔离结构107之间(尤其是第一掩埋层102到第一隔离阱区1072)的连接电阻过高。在制作有图1中示意的第二隔离结构的实施例中，该第二厚度T2太厚还会导致第二隔离掩埋区1066和第二隔离阱区1067之间的连接电阻太高。因而实际需要合理选择第二外延层104的第二厚度T2。例如，在一个实施例中，该第二厚度T2可以大致在1.2um～4um的范围。
接下来参考图7示意，在第二外延层104的位于第一有效单元区域11范围内的部分中制作第一基极阱区1054。该第一基极阱区1054纵向贯穿第二外延层104直至与第一集电极掩埋区1051接触或部分交叠。第一基极阱区1054可以具有所述第二导电类型(例如，图7中示意为N型)。该第一基极阱区1054用作垂直型PNP双极结型晶体管单元105(参见图1示意)的基极区。根据本公开的一个实施例，在形成第一基极阱区1054的同时也可以制作具有所述第二导电类型的第二集电极阱区1061，以节约工艺步骤。第二集电极阱区1061可以形成于第二外延层104的位于第二有效单元区域12范围内的部分中，纵向贯穿第二外延层104直至与第一外延层103接触或部分伸入第一外延层103中。该第二集电极阱区1061用作垂直型NPN双极结型晶体管单元106(参见图1示意)的集电极区。根据本公开的一个实施例，在形成第一基极阱区1054的同时，还可以制作具有所述第二导电类型的第一隔离浅阱区1073，以节约工艺步骤。该第一隔离浅阱区1073形成于隔离区域13范围内的第二外延层104中，纵向贯穿第二外延层104直至与第一隔离掩埋区1071部分接触。在一个实施例中，第一基极阱区1054、第二集电极阱区1061和第一隔离浅阱区1073均可以通过在第二外延层104中进行第二导电类型(例如，P型)的离子注入形成。本领域的技术人员应该理解，在离子注入之前可以在第二外延层104上制作构图的掩膜层以露出第二外延层104的需要形成第一基极阱区1054、第二集电极阱区1061和第一隔离浅阱区1073的部分并遮蔽其余部分。在离子注入之后可以进行离子扩散，也可以在后续步骤中对注入的离子统一进行推进扩散，以节约工艺步骤。
接下来参考图8示意，在第二外延层104中制作第一浅沟槽隔离(STI)区1080和第二浅沟槽隔离(STI)区1090。第一STI区1080为PNP双极结型晶体管单元105与第一隔离结构107之间提供隔离。第二STI区1090为NPN双极结型晶体管单元106与第一隔离结构107之间提供隔离。根据本公开的一个实施例，在形成第一STI区1080和第二STI区1090的同时也可以制作第三STI区1057、第四STI区1069和第五STI区1070。
接下来参考图9示意，在第二外延层104的位于第一有效单元区域11范围内的部分中进一步制作第一集电极阱区1052。该第一集电极阱区1052与先前已制作好的第一基极阱区1054相分隔，纵向贯穿第二外延层104直至与第一集电极掩埋区1051接触或部分交叠。第一集电极阱区1052具有所述第一导电类型(例如，图9中示意为P型)，其与第一集电极掩埋区1051一起可以用作垂直型PNP双极结型晶体管单元105(参见图1示意)的集电极区。根据本公开的一个实施例，在形成第一集电极阱区1052的同时也可以制作具有所述第一导电类型的第二隔离阱区1067，以节约工艺步骤。该第二隔离阱区1067制作在第二外延层104的位于第二有效单元区域12的部分中，与先前已制作好的第二集电极阱区1061相互分隔，纵向贯穿第二外延层104直至与第二隔离掩埋区1066接触或部分交叠。在一个实施例中，第一集电极阱区1052和第二隔离阱区1067均可以通过在第二外延层104的设定部分中(由构图的掩膜板限定)进行第一导电类型(例如，P型)的离子注入形成。根据本公开的一个实施例，在完成第一集电极阱区1052和第二隔离阱区1067的离子注入之后，进一步制作第一隔离阱区1072。当然，在其它实施例中，第一隔离阱区1072也可以在制作第一集电极阱区1052和第二隔离阱区1067之前制作。该第一隔离阱区1072制作于第二外延层104的位于隔离区域13的部分中，纵向贯穿第二外延层104直至与第一隔离掩埋区1071部分接触。在制作有第一隔离浅阱区1073的实施例中，该第一隔离阱区1072制作于第一隔离浅阱区1073中。在一个实施例中，第一隔离阱区1072可以通过在第二外延层104(或第一隔离浅阱区1073)的设定部分中进行第二导电类型(例如，N型)的离子注入形成。在进行第一隔离阱区1072的离子注入时，可以采用构图的掩膜板作遮蔽。本领域的技术人员应该理解，在离子注入后可以进行离子扩散，也可以在后续步骤中对注入的离子统一进行推进扩散，以节约工艺步骤。
接下来参考图10示意，在第二集电极阱区1061中制作第二基极阱区1063。
接下来参考图11示意，为垂直型PNP双极结型晶体管单元105制作第一集电极接触区1053、第一基极接触区1055和第一发射极区1056，为垂直型NPN双极结型晶体管单元106制作第二集电极接触区1062、第二基极接触区1064和第二发射极区1065，并为第一隔离结构107制作第一隔离接触区1074。在制作有图1中示意的第二隔离结构的实施例中，图11示意的步骤还进一步包括为第二隔离结构制作第二隔离接触区1068。
垂直型PNP双极结型晶体管单元105的第一集电极接触区1053制作在第一集电极阱区1052中，邻近第一集电极阱区1052的上表面，具有所述第一导电类型并具有比第一集电极阱区1052相对高的掺杂浓度(例如，图11中示意为P+型)。第一基极接触区1055和第一发射极区1056均制作于第一基极阱区1054中，它们相互分离，分别邻近第一基极阱区1054的上表面。第一基极接触区1055具有所述第二导电类型并具有比第一基极阱区1054相对高的掺杂浓度(例如，图11中示意为N+型)。第一发射极区1056可以具有所述第一导电类型，并且具有比第一集电极阱区1052相对高的掺杂浓度(例如，图11中示意为P+型)。
垂直型NPN双极结型晶体管单元106的第二集电极接触区1062制作在第二集电极阱区1061中，邻近第二集电极阱区1061的上表面，具有所述第二导电类型并具有比第二集电极阱区1061相对高的掺杂浓度(例如，图11中示意为N+型)。第二基极接触区1064和第二发射极区1065均制作于第二基极阱区1063中，它们相互分离，分别邻近第二基极阱区1063的上表面。第二基极接触区1064具有所述第一导电类型并具有比第二基极阱区1063相对高的掺杂浓度(例如，图11中示意为P+型)。第二发射极区1065具有所述第二导电类型，并且具有比第二集电极阱区1061相对高的掺杂浓度(例如，图11中示意为N+型)。
第一隔离结构107的第一隔离接触区1074形成于第一隔离阱区1072中，邻近第一隔离阱区1072的上表面，具有所述第二导电类型并具有比第一隔离阱区1072相对高的掺杂浓度(例如，图11中示意为N+型)。
第二隔离结构的第二隔离接触区1068制作于所述第二隔离阱区1067中，邻近第二隔离阱区1067的上表面，具有所述第一导电类型并具有比第二隔离阱区1067相对高的掺杂浓度(例如，图1中示意为P+型)。
根据本公开的一个实施例，第一集电极接触区1053、第一基极接触区1055、第一发射极区1056、第二集电极接触区1062、第二基极接触区1064、第二发射极区1065、第一隔离接触区1074以及第二隔离接触区1068均可以通过在相应的区域中进行具有合适导电类型的离子注入而形成，这里不再详细赘述。比如，具有所述第一导电类型的第一集电极接触区1053、第一发射极区1056、第二基极接触区1064和第二隔离接触区1068可以在同一工艺步中通过第一导电类型的离子注入形成。具有所述第二导电类型的第一基极接触区1055、第二集电极接触区1062、第二发射极区1065和第一隔离接触区1074可以在同一工艺步中通过第二导电类型的离子注入形成。本领域的技术人员应该理解，在进行离子注入之前可能需要制作构图的掩膜层，在进行离子注入之后可能还需要行离子扩散等工艺步骤，这里不再详述。
接下来参考图12示意，在第二外延层104的整个上表面上制作层间介电层108，并在该层间介电层108中形成针对PNP双极结型晶体管单元105的多个通孔、针对NPN双极结型晶体管单元106的多个通孔、以及针对第一隔离结构107和第二隔离结构的通孔。紧接着制作PNP双极结型晶体管单元105的集电极电极C1、基极电极B1和发射极电极E1，通过层间介电层108中针对PNP双极结型晶体管单元105的多个通孔分别与第一集电极接触区1053、第一基极接触区1055和第一发射极区1056电连接，用于将垂直型PNP双极结型晶体管单元105的集电极、基极和发射极引出。在同一工艺步骤中，还可以制作NPN双极结型晶体管单元106的集电极电极C2、基极电极B2和发射极电极E2，通过层间介电层108中针对NPN双极结型晶体管单元106的多个通孔分别与第二集电极接触区1062、第二基极接触区1064和第二发射极区1065电连接，用于将垂直型NPN双极结型晶体管单元106的集电极、基极和发射极引出。在同一工艺步骤中，还可以为第一隔离结构107制作第一隔离电极NTub，该第一隔离电极NTub通过层间介电层108中针对第一隔离结构107的通孔与第一隔离接触区1074电连接。在同一工艺步骤中，还可以为第二隔离结构制作第二隔离电极P-ISO，该第二隔离电极P-ISO通过层间介电层108中针对第二隔离结构的通孔与第二隔离接触区1068电连接。
以上基于图2-12对根据本公开实施例的制造双极结型半导体器件10的方法的说明，并不用于将本公开限制在如上所描述的各具体实施方式中。对基于图2-12描述的制造过程进行变化和修改都是可能的。另外，一些公知的制造步骤、工艺、材料及所用杂质等并未给出或者并未详细描述，以使本公开清楚、简明且便于理解。发明所属技术领域的技术人员应该理解，以上各实施例中描述的方法及步骤可能可以采用不同的顺序实现，并不仅仅局限于所描述的实施例。
因此，上述本公开的说明书和实施方式仅仅以示例性的方式对本公开实施例的双极结型半导体器件10及其制造方法进行了说明，并不用于限定本公开的范围。对本公开描述的各实施例中的不同结构单元和技术特征进行任意组合而构成不同的变型实施例是可能的。对于公开的实施例进行变化和修改也都是可能的，其他可行的选择性实施例和对实施例中元件的等同变化可以被本技术领域的普通技术人员所了解。本公开所公开的实施例的其他变化和修改并不超出本公开的精神和保护范围。

Claims (21)

1.一种双极结型半导体器件，包括：
半导体衬底，具有第一导电类型；
第一掩埋层，形成于所述半导体衬底中，具有与所述第一导电类型相反的第二导电类型；
第一外延层，形成于该第一掩埋层上，具有所述第一导电类型；
第二外延层，形成于该第一外延层上，具有所述第一导电类型；
PNP双极结型晶体管单元，制作于所述第一外延层和所述第二外延层的第一有效单元区域内；
NPN双极结型晶体管单元，制作于所述第一外延层和所述第二外延层的第二有效单元区域内；以及
第一隔离结构，具有所述第二导电类型，制作于所述第一外延层和所述第二外延层的隔离区域内，该隔离区域位于所述第一有效单元区域与所述第二有效单元区域之间，该第一隔离结构与所述第一掩埋层连接在一起形成具有所述第二导电类型的隔离屏障。
2.如权利要求1所述的双极结型半导体器件，其中所述第一隔离结构包括：
第一隔离掩埋区，形成于所述隔离区域范围内的第一外延层中，其掩埋深度从第一外延层的上表面开始纵向贯穿第一外延层直至第一与所述第一掩埋层接触；和
第一隔离阱区，形成于所述隔离区域范围内的第二外延层的部分中，纵向贯穿该第二外延层直至与所述第一隔离掩埋区至少部分接触。
3.如权利要求2所述的双极结型半导体器件，其中，所述第一隔离结构还包括：
第一隔离接触区，形成于所述第一隔离阱区中，具有比该第一隔离阱区相对高的掺杂浓度。
4.如权利要求2所述的双极结型半导体器件，其中，所述第一隔离结构还包括：
第一隔离浅阱区，形成于所述隔离区域范围内的第二外延层中，纵向贯穿该第二外延层直至与所述第一隔离掩埋区至少部分接触，该第一隔离浅阱区包围所述第一隔离阱区并具有比所述第一隔离阱区相对小的掺杂浓度。
5.如权利要求1所述的双极结型半导体器件，其中，所述PNP双极结型晶体管单元包括：
第一集电极掩埋区，具有所述第一导电类型，位于所述第一外延层的所述第一有效单元区域范围内的部分中；
第一集电极阱区，具有所述第一导电类型，位于所述第二外延层的所述第一有效单元区域范围内的部分中；
第一基极阱区，具有所述第二导电类型，位于所述该第二外延层的所述第一有效单元区域范围内的部分中，与所述第一集电极阱区相分隔；和
第一发射极区，具有所述第一导电类型，位于所述第一基极阱区中。
6.如权利要求5所述的双极结型半导体器件，其中，所述PNP双极结型晶体管单元还包括：
第一集电极接触区，具有所述第一导电类型，位于所述第一集电极阱区中；和
第一基极接触区，具有所述第二导电类型，位于所述第一基极阱区中，与所述第一发射极区相互分离。
7.如权利要求1所述的双极结型半导体器件，其中，所述NPN双极结型晶体管单元包括：
第二集电极阱区，具有所述第二导电类型，位于所述第二外延层的第二有效单元区域范围内的部分中；
第二基极阱区，具有所述第一导电类型，形成于所述第二集电极阱区中；和
第二发射极区，具有所述第二导电类型，形成于所述第二基极阱区中，具有比所述第二集电极阱区相对高的掺杂浓度。
8.如权利要求7所述的双极结型半导体器件，其中，所述NPN双极结型晶体管单元还包括：
第二集电极接触区，具有所述第二导电类型，形成于所述第二集电极阱区中，具有比所述第二集电极阱区相对高的掺杂浓度、
第二基极接触区，具有所述第一导电类型，形成于所述第二基极阱区中，与所述第二发射极区相互分离，并具有比所述第二基极阱区相对高的掺杂浓度。
9.如权利要求1所述的双极结型半导体器件，还包括第二隔离结构，具有所述第一导电类型，该第二隔离结构包括：
第二隔离掩埋区，形成于所述第二有效单元区域范围内的第一外延层中，其掩埋深度可以从第一外延层的上表面开始纵向贯穿第一外延层直至第一外延层与第一掩埋层的交接面止；和
第二隔离阱区，形成于所述第二有效单元区域范围内的第二外延层的部分中，纵向贯穿第二外延层直至与第二隔离掩埋区接触或部分交叠，并且该第二隔离阱区与所述第二隔离掩埋区一起将所述NPN双极结型晶体管单元包围。
10.一种制造双极结型半导体器件的方法，包括：
提供具有第一导电类型的半导体衬底，该半导体衬底划分为第一有效单元区域、第二有效单元区域和隔离区域，其中该隔离区域位于第一有效单元区域和第二有效单元区域之间；
在该半导体衬底中制作具有第二导电类型的第一掩埋层，其中所述第二导电类型与所述第一导电类型相反；
在该第一掩埋层上制作具有所述第一导电类型的第一外延层；
在该第一外延层的位于所述隔离区域范围内的部分中制作具有所述第二导电类型的第一隔离掩埋区，该第一隔离掩埋区的掩埋深度从第一外延层的上表面开始纵向贯穿第一外延层直至与所述第一掩埋层接触；
在该第一外延层的位于第一有效单元区域范围内的部分中形成具有所述第一导电类型的第一集电极掩埋区；
在该第一外延层上制作具有所述第一导电类型的第二外延层；
在该第二外延层的位于第一有效单元区域范围内的部分中制作具有所述第二导电类型的第一基极阱区；
在该第二外延层的位于第二有效单元区域范围内的部分中制作具有所述第二导电类型的第二集电极阱区；
在该第二外延层的位于第一有效单元区域范围内的部分中进一步制作具有所述第一导电类型的第一集电极阱区，该第一集电极阱区与所述第一基极阱区相分隔；
在该第二外延层的位于隔离区域范围内的部分中制作具有所述第二导电类型的第一隔离阱区，该第一隔离阱区纵向贯穿第二外延层直至与所述第一隔离掩埋区至少部分接触；
在所述第二集电极阱区中制作第二基极阱区；
在所述第一集电极阱区中制作具有所述第一导电类型的第一集电极接触区，在所述第一基极阱区中制作具有所述第二导电类型的第一基极接触区和具有所述第一导电类型的第一发射极区，该第一发射极区与所述第一基极接触区相互分离；
在所述第二集电极阱区中制作具有所述第二导电类型的第二集电极接触区，在所述第二基极阱区中制作具有所述第一导电类型的第二基极接触区和具有所述第二导电类型的第二发射极区，该第二发射极区与所述第二基极接触区相互分离；以及
在所述第一隔离阱区中制作具有所述第二导电类型的第一隔离接触区。
11.根据权利要求10所述的方法，还包括：
在所述第二外延层的位于所述隔离区域范围内的部分中制作具有所述第二导电类型的第一隔离浅阱区，该第一隔离浅阱区纵向贯穿该第二外延层直至与所述第一隔离掩埋区部分接触。
12.根据权利要求11所述的方法，所述第一隔离浅阱区与所述第一基极阱区在同一工艺步骤中形成。
13.根据权利要求10所述的方法，所述第一集电极掩埋区的掩埋深度从第一外延层的上表面开始纵向贯穿该第一外延层直至该第一外延层与所述第一掩埋层的交接面止。
14.根据权利要求10所述的方法，所述第一基极阱区纵向贯穿第二外延层直至与所述第一集电极掩埋区接触或部分交叠。
15.根据权利要求10所述的方法，所述第一集电极阱区纵向贯穿第二外延层直至与所述第一集电极掩埋区接触或部分交叠。
16.根据权利要求10所述的方法，所述第一外延层第一外延层具有第一厚度并且具有比所述半导体衬底相对低的掺杂浓度。
17.根据权利要求16所述的方法，该第一厚度在4um～10um的范围。
18.根据权利要求10所述的方法，所述第二外延层具有第二厚度并具有比所述半导体衬底相对低的掺杂浓度。
19.根据权利要求18所述的方法，该第二厚度在1.2um～4um的范围。
20.根据权利要求10所述的方法，还包括：在所述第一外延层的位于第二有效单元区域范围内的部分中制作具有所述第一导电类型的第二隔离掩埋区，该第二隔离掩埋区的掩埋深度从第一外延层的上表面开始纵向贯穿第一外延层直至第一外延层与第一掩埋层的交接面止；以及
在所述第二外延层的位于第二有效单元区域范围内的部分中制作具有所述第一导电类型的第二隔离阱区，该第二隔离阱区纵向贯穿第二外延层直至与所述第二隔离掩埋区接触或部分交叠。
21.根据权利要求20所述的方法，所述第二隔离掩埋区与所述第一集电极掩埋区在同一工艺步骤中形成，并且所述第二隔离阱区与所述第一集电极阱区在同一工艺步骤中形成。
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