CN105556645B - 快速固化半导体聚合物层的两步法 - Google Patents

快速固化半导体聚合物层的两步法 Download PDF

Info

Publication number
CN105556645B
CN105556645B CN201480051294.9A CN201480051294A CN105556645B CN 105556645 B CN105556645 B CN 105556645B CN 201480051294 A CN201480051294 A CN 201480051294A CN 105556645 B CN105556645 B CN 105556645B
Authority
CN
China
Prior art keywords
polymeric layer
layer
temperature
hole
technique
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201480051294.9A
Other languages
English (en)
Other versions
CN105556645A (zh
Inventor
W.B.罗杰斯
W.G.M.范登霍克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Decca Technology Inc
Original Assignee
Deca Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Deca Technologies Inc filed Critical Deca Technologies Inc
Publication of CN105556645A publication Critical patent/CN105556645A/zh
Application granted granted Critical
Publication of CN105556645B publication Critical patent/CN105556645B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31058—After-treatment of organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13006—Bump connector larger than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Abstract

本发明描述了一种半导体器件及制造所述半导体器件的方法。提供半导体裸片。在所述半导体裸片上形成聚合物层。在所述聚合物层中形成通孔。在第一工艺中使所述聚合物层交联。在第二工艺中使所述聚合物层热固化。所述聚合物层可包含聚苯并唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)或硅氧烷基聚合物。可通过UV烘烤使所述聚合物层的表面交联以在后续固化期间控制所述通孔的倾斜度。所述第二工艺还可包括使用传导加热、对流加热、红外加热或微波加热使所述聚合物层热固化。可通过以大于或等于10摄氏度/分钟的速率升高所述聚合物的温度，使所述聚合物层热固化，并且所述聚合物层可在小于或等于60分钟内完全固化。

Description

快速固化半导体聚合物层的两步法
技术领域
本公开总体涉及半导体器件，并且更具体地讲，涉及在例如对聚合物层进行紫外(UV)烘烤而使聚合物层的表面交联后，通过使用快速热固化，使保护聚合物层在半导体器件上固化。
背景技术
半导体器件普遍存在于现代电子产品中。半导体器件在电子部件的数量和密度方面有差别。分立半导体器件一般包含一种类型的电子部件，例如发光二极管(LED)、小信号晶体管、电阻器、电容器、电感器以及功率金属氧化物半导体场效应晶体管(MOSFET)。集成半导体器件通常包含几百到几百万个电子部件。集成半导体器件的实例包括微控制器、微处理器、电荷耦合器件(CCD)、太阳能电池以及数字微镜器件(DMD)。
半导体器件执行宽泛范围的功能，诸如信号处理、高速计算、发射和接收电磁信号、控制电子器件、将太阳光转换成电力以及为电视显示器创建视觉投影。半导体器件存在于娱乐、通信、功率变换、网络、计算机和消费品的领域中。半导体器件也存在于军事应用、航空、汽车、工业控制器和办公设备中。
半导体器件充分利用半导体材料的电气性质。半导体材料的原子结构允许通过施加电场或基极电流或者通过掺杂工艺来操纵其电导率。掺杂的步骤将杂质引入到半导体材料中以操纵和控制半导体器件的电导率。
半导体器件包含有源和无源电气结构。包括双极型和场效应晶体管的有源结构控制电流的流动。通过改变掺杂水平和电场或基极电流的施加，晶体管促进或限制电流的流动。包括电阻器、电容器和电感器的无源结构产生执行各种电气功能所必需的电压与电流之间的关系。无源和有源结构被电连接以形成电路，所述电路使半导体器件能够执行高速计算和其他有用功能。
半导体器件一般是使用两个复杂的制造工艺(即，前端制造和后端制造)进行制造。前端制造涉及在半导体晶圆的表面上形成多个半导体裸片。每个半导体裸片通常完全相同并且包含通过电连接有源和无源部件而形成的电路。后端制造，尤其是晶圆级或面板级封装，通常涉及提供器件的环境稳固包封或保护、较宽间距互连结构的形成、来自成品晶圆或面板的单独半导体裸片的测试和切单。如本文所用的术语“半导体裸片”指代单数和复数两者形式的词，并且因此可以指代单个半导体器件和多个半导体器件两者。
半导体制造的一个目标是产生更小的半导体器件。更小的器件通常消耗更少的功率，具有更高的性能，并且可以被更高效地生产。另外，更小的半导体器件具有更小的占位面积，这对于更小的终端产品而言是所期望的。更小的半导体裸片大小可以通过前端工艺改进来实现，从而导致半导体裸片具有更小的、更高密度的有源和无源部件。后端工艺可以通过电互连和封装材料的改进而导致具有更小的占位面积的半导体器件封装。
后端处理可通常包括使用一个或多个绝缘层或聚合物层，诸如PBO。PBO是在电子器件封装行业中用作封装应用诸如晶圆级芯片规模封装(WLCSP)应用中的级间电介质的聚合物。PBO与其他绝缘层和聚合物层一样，可为感光或非感光的。
具有感光性的绝缘层和聚合物层可使用光刻法进行图案化。光刻法涉及沉积感光材料，例如感光PBO层。通常使用光将图案从光掩模形式转移到感光材料。在一个实施例中，使用显影剂化学品将感光材料中受光影响的部分去除，从而暴露下伏层的部分。在另一个实施例中，使用显影剂化学品将感光材料中未受光影响的部分去除，从而暴露下伏层的部分。感光膜中剩余的部分可变成器件结构的永久部分。
不具有感光性的绝缘层和聚合物层可使用光刻法和减成蚀刻进行图案化。光刻法在这种情况下涉及将感光材料例如光致抗蚀剂沉积在待图案化的层例如PBO层上。通常使用光将图案从光掩模形式转移到光致抗蚀剂。在一个实施例中，使用溶剂将光致抗蚀剂图案中受光影响的部分去除，从而暴露待图案化的下伏层的部分。在另一个实施例中，使用溶剂将光致抗蚀剂图案中未受光影响的部分去除，从而暴露待图案化的下伏层的部分。剩余的光致抗蚀剂充当掩模，以保护下伏层的部分。然后通过减成蚀刻工艺，通常通过湿法蚀刻、等离子体蚀刻或激光烧蚀，将下伏层的暴露部分去除。用于减成蚀刻的工艺必须对于光致抗蚀剂层具有良好选择性，即，其必须蚀刻下伏PBO或聚合物层，同时使光致抗蚀剂掩模保持完整。在减成蚀刻后，去除光致抗蚀剂的其余部分，从而留下图案化层，所述图案化层变成器件结构的永久部分。
在对绝缘层、聚合物层或PBO层进行光处理(即，通过涂覆、暴露并显影感光PBO或通过在非感光PBO上覆盖光致抗蚀剂并执行减成蚀刻)后，使聚合物在高温下固化以优化器件的最终膜性质、可靠性和性能。
如现有技术中所实践并按照厂商推荐，一般在箱式炉或竖式熔炉的受控氮气(N2)环境中执行PBO或聚合物固化，所述环境需要缓慢升高箱式炉或竖式熔炉的温度以便使PBO或聚合物固化。目前在市场上通常可获得两种类型的PBO、聚合物或绝缘层：(1)高固化温度形式，其在此处被称为标准PBO、标准聚合物或标准绝缘层；以及低固化温度形式，其被称为低温PBO、低温聚合物或低温绝缘层。图1A示出了如本领域已知的用于使标准PBO在箱式炉或竖式熔炉中固化的典型温度曲线2。温度曲线2的第一部分或斜升部分4是温度从室温(约20-25℃)升高到最大固化温度的时间段。在斜升部分4期间，温度以大约2.1℃/分钟的速率缓慢升高。图1A中的温度曲线2的顶部或峰值部分6表明，实现了约340℃的所需固化温度并保持大约一小时或60分钟的时间段。用于使标准PBO在箱式炉中固化的典型峰值温度在大约320℃至340℃的范围内。温度曲线2的最终部分或斜降部分8表明，温度以大约3.2℃/分钟的速率缓慢下降，直到PBO层和箱式炉或竖式熔炉从固化温度冷却至室温。
图1B示出了如本领域已知的用于使低温PBO在箱式炉或竖式熔炉中固化的典型温度曲线10。温度曲线10的第一部分或斜升部分12是温度从室温(约20-25℃)快速升高至100℃的时间段。温度在大约100℃下保持大约30分钟的时间段，如温度曲线10的第二部分或恒定部分13所指示。温度曲线10的另一斜升部分或第三部分14是温度从大约100℃升高至最大固化温度的时间段，最大固化温度如顶部或峰值部分15所指示。在斜升部分14期间，温度以大约1.67℃/分钟的速率缓慢升高。图1B中的温度曲线10的顶部或峰值部分15表明，实现了约200℃的所需固化温度并保持大约一小时或60分钟的时间段。用于使低固化PBO在箱式炉中固化的典型峰值温度在175℃至200℃的范围内。温度曲线10的最终部分或斜降部分16表明，温度以大约2.2℃/分钟的速率缓慢下降，直到PBO层和箱式炉或竖式熔炉从固化温度冷却至室温。
通过减缓温度升高的速率，特别是例如在温度曲线2的斜升部分4期间或在温度曲线10的斜升部分14期间，PBO层内形成的通孔的轮廓或倾斜度得以保持并且在加热或固化期间不会不期望地变形。如图1A和1B所示，如现有技术中实践的整个固化周期一般需要多个小时才能完成，典型的是4至5小时。参见例如，HD Microsystems(2005年8月)出版的关于标准PBO处理的HD8820Process Guide(HD8820工艺指南)，以及HD Microsystems(2009年5月)出版的关于低温PBO处理的HD8930Process Guide(HD8930工艺指南)。使用上文针对图1A和1B所述的常规技术使PBO固化，由主要外包半导体装配与测试(OSAT)提供商和WLCSP制造领域的WLCSP提供商执行，诸如安靠公司(Amkor)、日月光半导体公司(AdvancedSemiconductor Engineering(ASE))、台湾积体电路制造公司(Taiwan SemiconductorManufacturing Company(TSMC))、硅品精密工业股份有限公司(Siliconware PrecisionIndustries Co.Ltd.(SPIL))以及星科金朋公司(Stats-Chippac)。
发明内容
从说明书和附图以及权利要求书来看，上述方面和其他方面、特征和优点对于本领域的普通技术人员将是显而易见的。因此，在一个方面，一种制造半导体器件的方法可包括提供半导体裸片、在半导体裸片上形成聚合物层、在聚合物层中形成通孔、在第一工艺中使聚合物层的表面交联、以及在第二工艺中使聚合物层热固化。
所述制造半导体器件的方法还可包括将聚合物层形成为聚苯并唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)、硅氧烷基聚合物或环氧基聚合物的层。聚合物层可暴露于紫外(UV)辐射以在第一工艺中使聚合物层的表面交联，接着在第二工艺期间控制通孔的倾斜度。可使用选自传导加热、对流加热、红外加热和微波加热的至少一种热工艺，使聚合物层在第二工艺中固化。可通过以大于或等于10摄氏度/分钟的速率升高聚合物层的温度，使聚合物层固化。聚合物层可在小于或等于60分钟的时间内完全热固化，包括温度斜升、峰值温度停留、温度斜降和完全热退火。聚合物层可形成为半导体器件的永久部分。可通过将聚合物层在大于或等于200摄氏度的温度下加热小于30分钟的时间，使聚合物层热固化。聚合物层可在100-200摄氏度范围内的高温下暴露于UV辐射。聚合物层可在低O2环境中热固化，其中O2占低O2环境的小于或等于100百万分率。参考标记可沿着通孔的一部分形成为通孔倾斜度的间断。
在另一个方面，一种制造半导体器件的方法可包括形成聚合物层、在聚合物层中形成通孔、使聚合物层交联、以及使聚合物层固化。
所述制造半导体器件的方法还可包括将聚合物层形成为PBO、聚酰亚胺、BCB、硅氧烷基聚合物、环氧基聚合物或其他聚合物的层，其形成为半导体器件的永久部分。聚合物层可暴露于UV辐射以使聚合物层的表面交联，接着在固化期间控制通孔的倾斜度。可使用选自传导加热、对流加热、红外加热和微波加热的至少一种热工艺，使聚合物层热固化。可通过以大于或等于10摄氏度/分钟的速率升高聚合物层的温度，使聚合物层热固化。聚合物层可在小于或等于60分钟的时间内完全热固化，包括温度斜升、峰值温度停留、温度斜降和完全热退火。聚合物层可被固化成大于或等于110兆帕的拉伸强度、大于或等于45％的断裂伸长率以及小于或等于2.4吉帕的弹性模量。通孔可以大于或等于50度的平均壁角形成。聚合物层可在100-200摄氏度范围内的高温下暴露于UV辐射。参考标记可沿着通孔的一部分形成。
在另一个方面，一种制造半导体器件的方法可包括在绝缘层中形成通孔、使绝缘层稳定、以及在使绝缘层稳定后使绝缘层固化。
所述制造半导体器件的方法还可包括将绝缘层形成为包含PBO、聚酰亚胺、BCB、硅氧烷基聚合物或环氧基聚合物的聚合物层。可使绝缘层的表面稳定以在固化期间控制通孔的倾斜度。可使用选自传导加热、对流加热、红外加热和微波加热的至少一种热工艺，使绝缘层热固化。可通过以大于或等于10摄氏度/分钟的速率升高绝缘层的温度，使绝缘层热固化。绝缘层可在小于或等于60分钟的时间内完全热固化。可在与使绝缘层固化的温度不同的温度下，对绝缘层进行UV烘烤。绝缘层可在小于或等于100百万分率O2的环境中固化。参考标记可在通孔周围形成。
附图说明
图1A和图1B示出了如现有技术中所实践的用于使标准PBO和低温PBO固化的温度曲线。
图2A和图2B示出了一种半导体封装，所述半导体封装包括多个PBO层，所述PBO层还包括通孔。
图3A-图3C示出了由使其中形成有通孔的PBO层固化的各种方法所得到的不同通孔侧壁倾斜度。
图4A-图4C示出了随PBO固化而变化的标准PBO的各种机械性质。
图5A-图5C示出了随PBO固化而变化的低温PBO的各种机械性质。
图6示出了一种用于使包括通孔的PBO层固化的方法中的步骤。
具体实施方式
本公开包括在以下参考附图的说明书中的一个或多个实施例，其中类似的数字表示相同或相似的元件。本领域技术人员应当理解，本说明书旨在涵盖替代形式、修改形式和等同方式，这些替代形式、修改形式和等同方式可以包括在由随后的公开及附图所支持的所附权利要求及其等同方式所限定的本公开的精神和范围之内。在本说明书中，陈述了许多特定细节，诸如特定配置、组合物和工艺等，以便提供对本公开的全面理解。在其他实例中，尚未特别详细地描述众所周知的工艺和制造技术，以免不必要地混淆本公开。此外，附图中所示的各种实施例是示例性的表示，未必按比例绘制。
半导体器件一般是使用两个复杂的制造工艺(即，前端制造和后端制造)进行制造。前端制造涉及在半导体晶圆的表面上形成多个裸片。晶圆上的每个裸片包含有源和无源电子部件，这些电子部件电连接而形成功能电路。有源电子部件，诸如晶体管和二极管，具有控制电流流动的能力。无源电子部件，诸如电容器、电感器、电阻器和变压器，产生在执行电路功能所必需的电压和电流间的关系。
无源和有源部件在半导体晶圆表面上通过一系列工艺步骤，包括掺杂、沉积、光刻、蚀刻和平坦化而被形成。通过诸如离子注入或热扩散的技术，掺杂向半导体材料中引入杂质。在有源器件中，掺杂工艺修改半导体材料的电导率，从而将半导体材料转换成绝缘体、导体或响应于电场或基极电流来动态改变半导体材料电导率。晶体管包含掺杂的类型和程度有所不同的区域，所述区域按需要布置以使晶体管能在施加有电场或基极电流时提升或限制电流的流动。
由具有不同电性质的材料的层来形成有源和无源部件。可以通过部分地由被沉积材料的类型所确定的各种沉积技术来形成这些层。例如，薄膜沉积可涉及化学气相沉积(CVD)、物理气相沉积(PVD)、电解电镀和无电镀工艺。一般将每一层图案化以形成有源部件、无源部件或部件间的电连接的部分。
这些层可使用光刻法来图案化。图案化是基本的操作，通过其来去除半导体晶圆表面上的顶层的部分。可使用光刻法、光掩模、掩模、氧化物或金属去除、照相和模板印制、以及显微光刻法来去除半导体晶圆的部分。光刻法包括在中间掩模(reticle)或光掩模中形成图案、以及将图案转移到待图案化的层诸如半导体晶圆的表面层中。在两步工艺中光刻法在半导体晶圆的表面上形成有源和无源部件的水平尺寸。首先，在中间掩模或光掩模上的图案被转移到光致抗蚀剂层中。光致抗蚀剂是感光材料，该感光材料在暴露于光时会经历结构和性质上的改变。改变光致抗蚀剂的结构和性质的工艺作为负性作用光致抗蚀剂或正性作用光致抗蚀剂而发生。其次，光致抗蚀剂层被转移到晶圆表面中。该转移发生在蚀刻去除半导体晶圆顶层未被光致抗蚀剂所覆盖的部分时。或者，将一些类型的材料通过直接向区域或空隙中沉积材料来图案化，该区域或空隙由光致抗蚀剂形成，或由使用诸如无电镀和电解电镀的技术的先前的沉积/蚀刻工艺形成。光致抗蚀剂的化学性质是使得光致抗蚀剂在半导体晶圆顶层未被光致抗蚀剂所覆盖的部分被去除或通过电镀添加的同时保持基本上完整且抵抗由化学蚀刻溶液或电镀化学品进行去除。根据使用的特定抗蚀剂和期望的结果，可以修改成形、曝光和去除光致抗蚀剂的工艺，以及去除半导体晶圆的一部分或添加到晶圆的一部分的工艺。
在负性作用光致抗蚀剂中，光致抗蚀剂被暴露于光并且在称为聚合作用的工艺中从可溶状况改变为不可溶状况。在聚合作用中，未聚合材料被暴露于光或能量源并且聚合物形成抗蚀刻的交联材料。在大多数负性抗蚀剂中，聚合物是聚异戊二烯。用化学溶剂或显影剂去除可溶部分(即未暴露于光的部分)在抗蚀剂层中留下与中间掩模上的不透明图案相对应的孔。图案存在于不透明区域中的掩模被称为亮场(clear-field)掩模。
在正性作用光致抗蚀剂中，光致抗蚀剂被暴露于光并且在称为光溶液化的工艺中从相对不可溶状况改变为更加可溶状况。在光溶液化中，相对不可溶抗蚀剂被暴露于适当的光能量且被转化为更可溶状态。抗蚀剂的光溶液化部分可由显影工艺中的溶剂所去除。基本的正性光致抗蚀剂聚合物是苯酚-甲醛聚合物，也称为苯酚-甲醛酚醛清漆树脂。用化学溶剂或显影剂去除可溶部分(即暴露于光的部分)在抗蚀剂层中留下与中间掩模上的透明图案相对应的孔。图案存在于透明区域中的掩模被称为暗场(dark-field)掩模。
在去除半导体晶圆未被光致抗蚀剂所覆盖的顶部后，去除光致抗蚀剂的其余部分，留下图案化的层。
或者，当待图案化的材料自身具有感光性时，可在不使用光致抗蚀剂的情况下完成光刻法。在这种情况下，使用旋涂、层合或其他合适的沉积技术将感光材料涂覆在器件表面上。然后在通常称为暴露的操作中，使用光将图案从光掩模转移到感光材料。在一个实施例中，使用溶剂将感光材料中受光影响的部分去除或显影，从而暴露下伏层的部分。或者，在另一个实施例中，使用溶剂将感光材料中未受光影响的部分去除或显影，从而暴露下伏层的部分。感光膜的剩余部分可变成器件结构的永久部分。
在现有的图案上沉积材料的薄膜可以增大下伏图案并建立不均匀平坦的表面。产生更小和更密集包装的有源和无源部件需要均匀平坦的表面。平坦化可被用来从晶圆表面去除材料和产生均匀平坦的表面。平坦化涉及用抛光垫来抛光晶圆表面。研磨材料和腐蚀性化学品在抛光期间被添加到晶圆表面。或者，使用机械研磨而不使用腐蚀性化学品来进行平坦化。在一些实施例中，通过使用带式磨床、标准晶圆背面研磨机或其他类似机器来实现纯机械研磨。磨料的机械作用和化学品的腐蚀作用相组合，去除任何不规则的形貌，从而得到均匀平坦的表面。
后端制造涉及将成品晶圆切割或切单处理成单独半导体裸片，然后封装半导体裸片以用于结构支撑和环境隔离。为了切单处理半导体裸片，可沿着称为锯道或划线的晶圆的非功能区切割晶圆。使用激光切割工具或锯条来切单处理晶圆。在切单后，将单独半导体裸片安装到包括用于与其他系统部件互连的引脚或接触焊盘的封装基板。半导体裸片上形成的接触焊盘然后被连接到封装中的接触焊盘。可用焊料凸块、柱形凸块、导电浆料、再分布层或丝焊实现电连接。将密封剂或其他模制材料沉积在封装上以提供物理支撑和电隔离。然后将成品封装插入到电学系统中且使半导体器件的功能性对于其他系统部件是可用的。
电学系统可以是使用半导体器件来执行一个或多个电学功能的独立系统。或者，电学系统可以是更大系统的子部件。例如，电学系统可以是蜂窝电话、个人数字助理(PDA)、数字视频相机(DVC)或其他电子通信设备的一部分。或者，电学系统可以是显卡、网络接口卡或可以插入计算机的其他信号处理卡。半导体封装可以包括微处理器、存储器、专用集成电路(ASIC)、逻辑电路、模拟电路、RF电路、分立器件或其他半导体裸片或电子部件。为了使产品被市场所接受，小型化和轻量化是必要的。半导体器件间的距离必须被减小以实现更高的密度。
通过在单基板上组合一个或多个半导体封装，制造商可将预制部件结合到电子器件和系统中。因为半导体封装包括复杂的功能，可以使用更廉价的部件和流水线制造工艺来制造电子器件。所得到的器件不太可能出故障并且是更廉价制造的，从而降低了消费者的成本。
图2A示出了与上述器件类似的半导体器件或封装20的一部分的剖视图。半导体器件20可包括用作半导体裸片封装的多个PBO层，以便在半导体器件内形成绝缘层。更具体地讲，半导体器件20包括设置在密封剂28内并被密封剂28围绕的半导体裸片22，所述半导体裸片22包括有源表面24和接触焊盘26。半导体器件20可包括设置在有源表面24上并部分地覆盖接触焊盘26的第一聚合物层或绝缘层30，所述第一聚合物层或绝缘层30也包含PBO、聚酰亚胺、苯并环丁烯(BCB)、硅氧烷基聚合物、环氧基聚合物或其他合适的材料。第一聚合物层30可为标准PBO层或低温PBO层。具有倾斜侧壁34的通孔或开口32完全穿过第一聚合物层30形成，以暴露接触焊盘26的一部分。导电性互连结构40诸如铜柱形成于接触焊盘26上、聚合物层30上及通孔32内，并且部分地被密封剂28围绕，以提供半导体裸片22与半导体器件20外部的点之间的电互连。
第二聚合物层或绝缘层42在密封剂28和互连结构40上形成，所述第二聚合物层或绝缘层42也包含PBO、聚酰亚胺、BCB、硅氧烷基聚合物、环氧基聚合物或其他合适的材料。在一个实施例中，第二聚合物层42可为低固化PBO层或标准PBO层。具有倾斜侧壁46的通孔或开口44完全穿过第二聚合物层42形成，以暴露互连结构40的一部分。包括一个或多个导电层的导电层48被形成为再分布层(RDL)诸如扇出RDL的一部分，以将电信号从半导体裸片22路由或引导到半导体器件20外部的点。
第三聚合物层或绝缘层50在导电层48和第二聚合物层42上形成，所述第三聚合物层或绝缘层50也包含PBO、聚酰亚胺、BCB、硅氧烷基聚合物、环氧基聚合物或其他合适的材料。在一个实施例中，第三聚合物层50可为低固化PBO层而非标准PBO层。具有倾斜侧壁54的通孔或开口52完全穿过第三聚合物层50形成，以暴露导电层48的一部分。包括一个或多个导电层的下凸块金属喷镀(UBM)层56在通孔52内穿过第三聚合物层50形成，以有助于将电信号从半导体裸片22路由或引导到半导体器件20外部的点，并且改善导电层48与后续形成的互连结构诸如导电凸块或焊料凸块58之间的机械与电连接。
因此，图2A示出在三个聚合物或绝缘层(分别为聚合物层30、42和50)中形成了三个通孔，即通孔32、44和52。在一个实施例中，聚合物层30为标准聚合物层或低温聚合物层，而聚合物层42和50为低固化聚合物层，诸如低固化PBO。可使用激光钻孔、机械钻孔、深反应离子蚀刻(DRIE)或其他合适的工艺形成通孔32、44和52。在一个实施例中，聚合物层32、44和52为可光成像层，所述可光成像层被形成并图案化(通过如上所述的涂覆、暴露和显影)以产生通孔32、44和52，这些通孔可完全延伸穿过聚合物层。在形成通孔32、44和52后，使聚合物层30、42和50固化。
图2B示出了与上述器件(包括图2A的半导体器件20)类似的半导体器件或封装58的一部分的剖视图。半导体器件58可包括用作半导体裸片封装的多个PBO层，以便在半导体器件内形成绝缘层。更具体地讲，半导体器件58包括半导体裸片22，所述半导体裸片22包括有源表面24和接触焊盘26，这与图2A中所示的半导体器件20的半导体裸片22类似。半导体裸片22也可设置在密封剂内，并被密封剂围绕。与半导体器件20类似，半导体器件58可包括设置在有源表面24上并部分地覆盖接触焊盘26的第一聚合物层或绝缘层30，所述第一聚合物层或绝缘层30也包含PBO、聚酰亚胺、BCB、硅氧烷基聚合物、环氧基聚合物或其他合适的材料。第一聚合物层30可为标准PBO层或低温PBO层。具有倾斜侧壁34的通孔或开口32完全穿过第一聚合物层30形成，以暴露接触焊盘26的一部分。
第二聚合物层或绝缘层59在半导体裸片22、接触焊盘26和第一聚合物层30上形成，所述第二聚合物层或绝缘层59也包含PBO、聚酰亚胺、BCB、硅氧烷基聚合物、环氧基聚合物或其他合适的材料。在一个实施例中，第二聚合物层59可为低固化PBO层或标准PBO层。具有倾斜侧壁46的通孔或开口60完全穿过第二聚合物层59形成，以暴露接触焊盘26的一部分。包括一个或多个导电层的导电层62被形成为RDL诸如扇出RDL的一部分，以将电信号从半导体裸片22路由或引导到半导体器件58外部的点。
第三聚合物层或绝缘层63在导电层62和第二聚合物层59上形成，所述第三聚合物层或绝缘层63也包含PBO、聚酰亚胺、BCB、硅氧烷基聚合物、环氧基聚合物或其他合适的材料。在一个实施例中，第三聚合物层63可为低固化PBO层或标准PBO层。具有倾斜侧壁65的通孔或开口64完全穿过第三聚合物层63形成，以暴露导电层62的一部分。包括一个或多个导电层的UBM层66在通孔64内穿过第三聚合物层63形成，以有助于将电信号从半导体裸片22路由或引导到半导体器件58外部的点，并且改善导电层62与后续形成的互连结构诸如导电凸块或焊料凸块67之间的机械与电连接。
因此，图2B示出在三个聚合物或绝缘层(分别为聚合物层30、59和63)中形成了三个通孔，即通孔32、60和64。在一个实施例中，聚合物层30为标准聚合物层或低温聚合物层，而聚合物层59和63为低固化聚合物层，诸如低固化PBO。可使用激光钻孔、机械钻孔、DRIE或其他合适的工艺形成通孔32、60和64。在一个实施例中，聚合物层32、60和64为可光成像层，所述可光成像层被形成并图案化(通过如上所述的涂覆、暴露和显影)以产生通孔32、60和64，这些通孔可完全延伸穿过聚合物层。在形成通孔32、60和64后，使聚合物层30、59和63固化。
限制半导体器件或封装中的聚合物层诸如图2A中的半导体器件20的聚合物层30、42和50以及图2B中的半导体器件58的聚合物层30、59和63的固化速度的主要因素分别是倾斜侧壁34、46和54以及倾斜侧壁34、61和65的控制。如果其中形成有通孔的聚合物层通过温度升高过快的工艺固化，则在形成通孔后最初较陡的通孔侧壁的倾斜度往往会显著倒圆并变得不太陡。因此，如上文针对图1A和1B所讨论，并如现有技术中已知，通常通过以接近大约2℃/分钟的速率升高聚合物或PBO的温度，来实现聚合物层诸如PBO层的固化。考虑到具有形成得不太陡的侧壁的倒圆通孔，可能需要较大金属定位焊盘，诸如接触焊盘26、互连结构40、导电层48和63以及UBM层56和66的部分，才能提供穿过通孔的良好电互连，同时有效覆盖通孔。增大的接触焊盘或定位焊盘会增加封装的有效间距，从而对于相同数量的连接而言，需要更大的面积。增加封装互连的间距违背了提供更小、更紧凑封装和半导体器件的目标。因此，需要逐渐升高使半导体封装内使用的聚合物层和PBO层固化的温度，由此避免形成得不太陡的侧壁。对于使其中形成有通孔的材料固化而言，下文将针对图3A-3C进行通孔倾斜度的比较。
图3A-3C中的每一者示出了聚合物层中形成的通孔，所述通孔包括不同外形、轮廓或倾斜度的侧壁。如下文更详细讨论，通孔侧壁的不同倾斜度由聚合物层中形成通孔后聚合物层的固化方式造成。图3A示出了聚合物层或绝缘层诸如PBO、聚酰亚胺、BCB、硅氧烷基聚合物、环氧基聚合物或其他合适的材料中形成的通孔的代表性外形、轮廓或通孔倾斜度的放大剖视图，所述聚合物层或绝缘层使用传统烘炉在340℃固化大约5小时。图3A示出了基板70，所述基板70可包括与之前在图2A和2B中所示的半导体裸片22类似的半导体裸片。类似地，基板70可包括复合基板或晶圆，所述复合基板或晶圆包括多个特征或元件，诸如半导体裸片、互连结构、RDL和密封剂。在基板70上形成聚合物层或绝缘层72，所述聚合物层或绝缘层72可与聚合物层30、42、50、59或63中的任一者类似。可使用激光钻孔、机械钻孔、DRIE或其他合适的工艺在聚合物层72中形成通孔或开口74。在一个实施例中，聚合物层72可为可光成像PBO层，所述可光成像PBO层被形成并图案化(通过如上所述的涂覆、暴露和显影)以产生通孔74。通孔74可完全延伸穿过聚合物层72，以暴露基板70的一部分。基板70的暴露部分可包括接触焊盘、RDL、互连结构或其他导电特征，以便在基板70上的点与基板外部的点之间传输电信号。通孔74包括通孔侧壁76，在形成通孔后，所述通孔侧壁76为倾斜且基本上竖直的。在一个实施例中，通孔74的侧壁76以相对于基板70成大于或等于50度的角度形成。
基板70和PBO层72可使用常规箱式炉或竖式熔炉在高温下固化，使得通孔74的侧壁76的外形设定或固定有一定外形或竖直倾斜度，所述外形或竖直倾斜度与固化之前侧壁76的外形或竖直倾斜度类似或基本上相同。固化之前和之后侧壁76的外形或竖直倾斜度的相似性允许基于类似通孔形状和尺寸的封装设计和布局限制。然而，箱式炉或竖式熔炉固化的大约4-5小时的长固化周期时间显著增加了半导体器件封装诸如WLCSP的总体工艺周期时间。由于要对多个层执行多次固化，时延会增加。长固化周期时间导致在制品(WIP)需要更多部件才能以给定速率交付相同数量的部件，这在经济上是不利的。因此，使用常规箱式炉和竖式熔炉进行的固化导致更高的库存数量、额外的成本以及在给定固化周期期间有更多部件处于处理不当的风险。
在形成后，通孔74可接着使用PVD、CVD、电解电镀、无电镀工艺或其他合适的金属沉积工艺填充Al、Cu、Sn、Ni、Au、Ag、钛(Ti)、钨(W)、多晶硅或其他合适的导电材料，以实现后续的电互连。
图3B示出了聚合物层诸如PBO、聚酰亚胺、BCB、硅氧烷基聚合物、环氧基聚合物或其他合适的材料中形成的通孔的代表性外形、轮廓或竖直通孔倾斜度，所述聚合物层在一步工艺中使用热固化进行固化。例如，可使用热板进行快速15分钟固化，来完成热固化。无需通过使用例如UV烘烤使聚合物的表面交联的额外步骤，即完成固化。图3B示出了分别与来自图3A的基板70和PBO层72类似的基板80和聚合物层或绝缘层82。与来自图3A的通孔74类似，通孔或开口84可使用激光钻孔、机械钻孔、DRIE或其他合适的工艺在PBO层82中形成。在一个实施例中，聚合物层82为可光成像层，所述可光成像层被形成并图案化(通过如上所述的涂覆、暴露和显影)以产生通孔84。通孔84可完全延伸穿过绝缘层82，以暴露基板80的一部分。基板80的暴露部分可包括接触焊盘、RDL、互连结构或其他导电特征，以便在基板80上的点与基板外部的点之间传输电信号。通孔84包括通孔侧壁86，所述通孔侧壁86具有在其初始形成之后并在经历热固化之前可为基本上竖直的外形、倾斜度或锥度。
基板80和聚合物层82使用包括传导加热、对流加热、红外加热、微波加热或其他合适工艺的热工艺快速加热，并且也可在热板上加热。可通过以大于或等于约10摄氏度/分钟的速率升高聚合物层82的温度，使聚合物层热固化。也可通过如下方式使聚合物层82热固化：将聚合物层加热到大于或等于200摄氏度的温度，然后使大于或等于200摄氏度的温度保持小于或等于约30分钟的时间段，使得完全热固化聚合物层在小于或等于约60分钟的时间内完成，包括温度斜升、峰值温度停留、温度斜降和完全热退火。在一个实施例中，基板80和聚合物层82可例如在热板上在约1-60秒的时间段内几乎瞬间从约20-25℃的温度加热到约350℃(对于标准PBO层而言)或约220℃(对于低温PBO层而言)的温度。然后聚合物或PBO层82可在约220℃或350℃的温度下分别保持小于30分钟的时间、大约15分钟的时间、或小于15分钟的时间，以使聚合物层热固化。
作为聚合物层82快速加热的结果，热固化之后通孔84的侧壁86的外形、倾斜度或锥度相对于固化之前侧壁86的外形、倾斜度或锥度而言并不恒定、一定或固定。相反，聚合物层82的快速加热会使聚合物层软化并且侧壁86会松弛并流动，而在基板80和与基板80相对的聚合物层82的顶表面或上表面之间形成较小的相对角或平均相对角，如图3B所示。根据一种可能的理论，侧壁86的松弛和流动是由于快速升高或斜升的温度超过聚合物层82的玻璃化转变温度(Tg)，所述玻璃化转变温度在热固化期间会上升。如果聚合物层82还没有机会热交联，聚合物层的升高或斜升温度便超过了聚合物层的Tg，则聚合物层将趋于软化并流动，从而产生较浅的通孔外形或在基板80的表面和与该基板表面相对的聚合物层82表面之间具有较小平均相对角的外形。
固化之前和之后侧壁86的外形或竖直倾斜度的相异性，要求封装设计和布局限制考虑固化之前和之后的通孔尺寸，这通常会增加通孔间距。固化之前和之后侧壁86的外形或竖直倾斜度的相异性，也反映于图3A和3B之间倾斜度的差异，这是由于图3A中所示的倾斜度接近如上所述经历快速热固化之前的通孔84的倾斜度。在形成后，通孔84可接着使用PVD、CVD、电解电镀、无电镀工艺或其他合适的金属沉积工艺填充Al、Cu、Sn、Ni、Au、Ag、Ti、W、多晶硅或其他合适的导电材料，以实现后续的电互连。
图3C示出了聚合物层诸如PBO、聚酰亚胺、BCB、硅氧烷基聚合物、环氧基聚合物或其他合适的材料中形成的通孔的代表性外形、轮廓或竖直通孔倾斜度，所述聚合物层在两步工艺中固化，包括在第一工艺中使聚合物的表面交联以及在第二工艺中使聚合物层热固化。例如，可在通过使用例如UV烘烤使聚合物的表面交联后，使用热板进行快速15分钟固化来完成热固化。图3C示出了分别与来自图3B的基板80和PBO层82类似的基板90和聚合物层或绝缘层92。使用激光钻孔、机械钻孔、DRIE或其他合适的工艺在聚合物层92中形成通孔或开口94。在一个实施例中，聚合物层92为可光成像层，所述可光成像层被形成并图案化(通过如上所述的涂覆、暴露和显影)以产生通孔94。通孔94可完全延伸穿过聚合物层92，以暴露基板90的一部分。基板90的暴露部分可包括接触焊盘、RDL、互连结构或其他导电特征，以便在基板90上的点与基板外部的点之间传输电信号。通孔94包括通孔侧壁96，在形成通孔后，所述通孔侧壁96为倾斜的且可为基本上竖直的。在一个实施例中，通孔94的侧壁96以相对于基板90成大于或等于约50度的平均角度形成。
在形成通孔94之后并在使用包括传导加热、对流加热、红外加热、微波加热或其他合适工艺的热工艺使聚合物层92固化之前，聚合物层经历第一工艺以使聚合物层的表面交联，诸如UV烘烤。在一个实施例中，UV烘烤可在约100-200℃的范围内的温度下进行0-3分钟或1-2分钟。另外，UV烘烤可在140-180℃的温度下进行约60-140秒的时间段。通过在固化步骤之前在高温下用UV暴露处理聚合物层92，通孔94的外形(包括侧壁96的倾斜度或轮廓)会因聚合物层92的表面发生交联而得以稳定。UV烘烤的温度应低于聚合物层92的玻璃化转变温度(Tg)，以防止聚合物层流动并引起不期望的通孔流动或通孔变形。另一方面，UV烘烤的温度应足够高以确保聚合物层92的表面(包括表面或侧壁96)充分交联，从而使聚合物层在后续第二工艺诸如热固化期间稳定。在热固化工艺期间，聚合物层92的稳定化表面(包括侧壁96)防止聚合物层软化或流动，使得侧壁96的外形、轮廓或倾斜度不会松弛并流动，而在基板90和与基板90相对的聚合物层92的顶表面或上表面之间形成较小的平均相对角。
在聚合物层92的表面(包括通孔94)交联后，基板90和聚合物层92经历第二工艺。第二工艺可包括快速热固化(包括传导加热、对流加热、红外加热、微波加热或其他合适的工艺)，并且也可在热板上加热。可通过以大于或等于约10摄氏度/分钟的速率升高聚合物层92的温度，使聚合物层热固化。也可通过如下方式使聚合物层92热固化：将聚合物层加热到大于或等于200摄氏度的温度，然后使大于或等于200摄氏度的温度保持小于或等于约30分钟的时间段，使得完全热固化聚合物层在小于或等于约60分钟的时间内完成，包括温度斜升、峰值温度停留、温度斜降和完全热退火。在一个实施例中，基板90和聚合物层92可例如在热板上在约1-60秒的时间段内几乎瞬间从约20-25℃的温度加热到大于或等于约200℃的温度。然后聚合物层92可在大于或等于约200℃的温度下分别保持小于30分钟的时间、大约15分钟的时间、或小于15分钟的时间以使聚合物层热固化。任选地，热固化工艺可处于低氧环境，其中O2占低氧环境的小于或等于100百万分率。
在一个实施例中，聚合物层92为标准PBO的层，该层在低氧环境中几乎瞬间从室温加热到约350℃的温度。低氧环境可包括这样的环境，其中环境气氛包括小于100百万分率(PPM)的O2浓度。在一个实施例中，基板90和聚合物层92由热板在约1-60秒的时间段内从约20-25℃的温度加热到约350℃的温度。然后聚合物层92在350℃的温度下保持小于30分钟的时间、大约15分钟的时间、或小于15分钟的时间，以使PBO层热固化并确立PBO层的最终膜性质。如图3C所示，侧壁96的平均倾斜度或角度与侧壁76的平均倾斜度或角度类似，所述侧壁76的平均倾斜度或角度由常规4-5小时固化工艺产生，所述常规4-5小时固化工艺包括箱式炉或竖式熔炉内逐渐升高温度，如上文针对图1和图3A所述。由于聚合物层92的UV烘烤会引起PBO层交联，聚合物层92的快速加热不会引起PBO层软化及侧壁96松弛并流动而形成较小的平均相对角，如图3B针对通孔84的侧壁86所示。
在另一个实施例中，聚合物层92可为低固化PBO，所述低固化PBO在低氧环境中几乎瞬间从室温加热到约220℃的温度。低氧环境可包括这样的环境，其中环境气氛包括小于100PPM的O2浓度。在一个实施例中，基板90和聚合物层92由热板在约1-60秒的时间段内从约20-25℃的温度加热到约220℃的温度。然后聚合物层92在220℃的温度下保持小于30分钟的时间、大约15分钟的时间、或小于15分钟的时间，以使PBO层热固化并确立PBO层的最终膜性质。如图3C所示，侧壁96的平均倾斜度或角度与侧壁76的平均倾斜度或角度类似，所述侧壁76的平均倾斜度或角度由常规4-5小时固化工艺产生，所述常规4-5小时固化工艺包括箱式炉或竖式熔炉内逐渐升高温度，如上文针对图1和图3A所述。由于聚合物层92的UV烘烤会引起PBO层交联，聚合物层92的快速加热不会引起PBO层软化及侧壁96松弛并流动而形成较小的平均相对角，如图3B针对通孔84的侧壁86所示。
因此，如图3C所示通孔94的侧壁96的外形、轮廓或倾斜度被控制为使得平均倾斜度与图3A所示通孔74的侧壁76的平均倾斜度类似，图3A所示通孔74的侧壁76的平均倾斜度由采用逐渐升高或斜升温度的常规箱式炉或竖式炉固化工艺产生。通孔94的侧壁96的平均倾斜度在聚合物层92固化之前和之后也是类似的。因此，避免了由快速热板固化而非UV烘烤产生的图3B所示更倒圆且更浅的通孔外形。在固化之前和之后保持了侧壁96的类似外形或平均倾斜度，由此可通过考虑涉及到固化前后通孔尺寸的单一或类似的布局限制集来设计封装。
如图3C所示通孔94的侧壁96的外形、轮廓或倾斜度还可包括参考标记95。参考标记95可形成为通孔94的倾斜度的间断，其沿着通孔94的侧壁96的一部分延伸。参考标记95可沿着通孔94的整个侧壁96延伸，以完全环绕通孔的至少一部分，并且完全设置在通孔周围。参考标记95可在聚合物层92的表面或外皮上形成，并且根据一种可能的理论，形成为拉伸标记，特别是在PBO的表面上，所述拉伸标记由所述两步工艺产生，包括使用例如UV烘烤使聚合物层的表面交联、以及在交联或UV烘烤后使聚合物层热固化。参考标记95可在通孔94的侧壁96的横截面侧视图以及平面图或顶视图中看到。参考标记95可充当半导体器件或产品中的指示，说明已采用如本文所述的两步聚合物固化工艺。
在形成通孔94(包括参考标记95)后，通孔94可接着使用PVD、CVD、电解电镀、无电镀工艺或其他合适的金属沉积工艺填充Al、Cu、Sn、Ni、Au、Ag、Ti、W、多晶硅或其他合适的导电材料，以实现后续的电互连。
图4A-4C以图解形式示出了标准PBO膜的机械材料性质如何根据固化条件而变化。图4A示出了在如下四种不同固化条件下固化的材料的拉伸强度结果：(1)低O2环境中的六分钟热板固化、(2)低O2环境中的15分钟热板固化、(3)低O2环境中的30分钟热板固化以及(4)4-5小时常规箱式炉固化。这四种条件每一者的拉伸强度值是五种不同装置所获得的值的平均值。
图4B以图解形式示出了在如下四种不同固化条件下固化的材料的伸长率结果：(1)低O2环境中的六分钟热板固化、(2)低O2环境中的15分钟热板固化、(3)低O2环境中的30分钟热板固化以及(4)4-5小时常规箱式炉固化。这四种条件每一者的伸长率百分比是五种不同装置所获得的值的平均值。
图4C以图解形式示出了在如下四种不同固化条件下固化的材料的弹性模量结果：(1)低O2环境中的六分钟热板固化、(2)低O2环境中的15分钟热板固化、(3)低O2环境中的30分钟热板固化以及(4)4-5小时常规箱式炉固化。这四种条件每一者的弹性模量是五种不同装置所获得的值的平均值。
以图形方式示于图4A-4C中的信息也在下面以表格形式再现为表1的一部分。表1中给出的值是在所示条件下固化后所测试的5个装置各批次的平均值。
因此，如图4A-4C及表1中所示，机械性质在可接受的操作容差内，并且对于PBO层使用常规箱式炉在340℃下固化60分钟以及PBO在350℃下快速固化15分钟而言，机械性质基本上等同。
有关失重温度的额外信息也在下表2中针对基于如下四种不同固化条件的批次1-4给出：(1)低O2环境中的六分钟热板固化、(2)低O2环境中的15分钟热板固化、(3)低O2环境中的30分钟热板固化以及(4)4-5小时常规箱式炉固化。如下表2中所示，失重温度随着固化时间延长而升高，并且对于在350℃执行约15分钟的热板固化而言基本上达到平台阶段。
图5A-5C以图解形式示出了低温PBO膜的机械材料性质如何根据固化条件而变化。图5A示出了在如下四种不同固化条件下固化的材料的拉伸强度结果：(1)低O2环境中的六分钟热板固化、(2)低O2环境中的15分钟热板固化、(3)低O2环境中的30分钟热板固化以及(4)4-5小时常规箱式炉固化。这四种条件每一者的拉伸强度值是五种不同装置所获得的值的平均值。
图5B以图解形式示出了在如下四种不同固化条件下固化的材料的伸长率结果：(1)低O2环境中的六分钟热板固化、(2)低O2环境中的15分钟热板固化、(3)低O2环境中的30分钟热板固化以及(4)4-5小时常规箱式炉固化。这四种条件每一者的伸长率百分比是五种不同装置所获得的值的平均值。
图5C以图解形式示出了在如下四种不同固化条件下固化的材料的弹性模量结果：(1)低O2环境中的六分钟热板固化、(2)低O2环境中的15分钟热板固化、(3)低O2环境中的30分钟热板固化以及(4)4-5小时常规箱式炉固化。这四种条件每一者的弹性模量是五种不同装置所获得的值的平均值。
以图形方式示于图5A-5C中的信息也在下面以表格形式再现为表3的一部分。表3中给出的值是在所示条件下固化后所测试的5个装置各批次的平均值。
因此，如图5A-5C及表3中所示，机械性质在可接受的操作容差内，并且对于PBO层使用常规箱式炉在200℃下固化60分钟以及PBO在220℃下快速固化15分钟而言，机械性质基本上等同。
有关失重温度的额外信息也在下表4中针对基于如下四种不同固化条件的批次1-4给出：(1)低O2环境中的六分钟热板固化、(2)低O2环境中的15分钟热板固化、(3)低O2环境中的30分钟热板固化以及(4)4-5小时常规箱式炉固化。如下表4中所示，失重温度随着固化时间延长而升高，但对于在220℃下在15分钟范围内的热板固化而言基本上达到平台阶段。
图6示出了将包括通孔的聚合物、PBO或绝缘层有效形成为半导体封装一部分的方法100的多个步骤。方法100包括多个步骤，包括步骤102，即提供半导体裸片。在半导体裸片上形成聚合物层；步骤104。在聚合物层中形成通孔；步骤106。在第一工艺中使聚合物层的表面交联；步骤108。在第二工艺中使聚合物层热固化；步骤110。聚合物层的固化可在短时间段内提供最终膜性质，从而允许在固化的快速温度升高期间保持陡通孔壁外形。
因此，聚合物层可更简单固化而具有所需的膜性质，并且可比使用箱式炉或竖式熔炉的常规工艺快超过10倍的速率固化。处理时间的缩短通过提高能在给定时间段内生产的装置的数量而提高制造产量。使用热板进行聚合物固化，也能降低在给定固化周期内处于处理不当的风险的晶圆的数量。如上文所指出，使聚合物层固化的方法100可适用于各种聚合物和绝缘层，包括用于先进封装或电子器件应用的高温电介质材料。
在前述说明书中，已描述了本公开的各种实施例。然而，将明显的是，在不脱离如所附权利要求书中所陈述的本发明的较宽精神和范围的前提下，可对本发明进行各种修改和改变。因此，本说明书和附图应被视为说明性意义而非限制性意义。

Claims (30)

1.一种制造半导体器件的方法，所述方法包括：
提供半导体裸片；
在所述半导体裸片上方形成聚合物层；
在所述聚合物层中形成通孔；
在第一工艺中通过如下使所述聚合物层的表面交联：将所述聚合物层在低于所述聚合物层的玻璃化转变温度(Tg)的温度下暴露于紫外(UV)辐射以使所述聚合物层的表面交联；以及
在所述第一工艺之后在第二工艺中通过如下使所述聚合物层热固化：将所述聚合物层的温度以大于或等于10摄氏度/分钟的速率升高到所述第二工艺的峰值温度。
2.根据权利要求1所述的方法，所述方法还包括将所述聚合物层形成为聚苯并唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)、硅氧烷基聚合物或环氧基聚合物的层。
3.根据权利要求1所述的方法，所述方法还包括将所述聚合物层暴露于紫外(UV)辐射以在所述第一工艺中使所述聚合物层的所述表面交联，以随后在所述第二工艺期间控制所述通孔的倾斜度。
4.根据权利要求1所述的方法，所述方法还包括通过使用选自由传导加热、对流加热、红外加热和微波加热所构成的组中的至少一种热工艺，使所述聚合物层在所述第二工艺中热固化。
5.根据权利要求1所述的方法，所述方法还包括通过使用热板在所述第二工艺中使所述聚合物层热固化。
6.根据权利要求1所述的方法，所述方法还包括在所述第二工艺中使所述聚合物层在小于或等于60分钟的时间内完全热固化，所述聚合物层的热固化包括温度斜升、峰值温度停留、温度斜降和完全热退火。
7.根据权利要求2所述的方法，所述方法还包括将所述聚合物层形成为所述半导体器件的永久部分。
8.根据权利要求1所述的方法，所述方法还包括通过将所述聚合物层在大于或等于200摄氏度的温度下加热小于30分钟的时间，在所述第二工艺中使所述聚合物层热固化。
9.根据权利要求1所述的方法，所述方法还包括将所述聚合物层在100-200摄氏度范围内的高温下暴露于UV辐射。
10.根据权利要求1所述的方法，所述方法还包括在所述第二工艺中使所述聚合物层在低O2环境中热固化，其中O2占所述低O2环境的小于或等于100百万分率。
11.根据权利要求1所述的方法，所述方法还包括将参考标记沿着所述通孔的一部分形成为所述通孔的倾斜度的间断。
12.一种制造半导体器件的方法，所述方法包括：
形成聚合物层；
在所述聚合物层中形成通孔；
在第一工艺中通过如下使所述聚合物层交联：将所述聚合物层和所述通孔在低于所述聚合物层的玻璃化转变温度(Tg)的温度下暴露于紫外(UV)辐射；以及
在所述第一工艺之后在第二工艺中使所述聚合物层固化，其中使所述聚合物层完全热固化包括在小于或等于60分钟的时间内的温度斜升、峰值温度停留、和温度斜降。
13.根据权利要求12所述的方法，所述方法还包括将所述聚合物层形成为聚苯并唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)、硅氧烷基聚合物、环氧基聚合物或其他聚合物的层，所述层形成为所述半导体器件的永久部分。
14.根据权利要求12所述的方法，所述方法还包括将所述聚合物层暴露于紫外(UV)辐射以使所述聚合物层的表面交联，并且接着在所述固化期间控制所述通孔的倾斜度。
15.根据权利要求12所述的方法，所述方法还包括使用选自传导加热、对流加热、红外加热和微波加热的至少一种热工艺，使所述聚合物层热固化。
16.根据权利要求12所述的方法，所述方法还包括通过以大于或等于10摄氏度/分钟的速率升高所述聚合物层的温度，使所述聚合物层热固化。
17.根据权利要求12所述的方法，所述方法还包括在所述第二工艺中将所述聚合物层在大于或等于200摄氏度的温度下加热小于15分钟的时间。
18.根据权利要求12所述的方法，所述方法还包括将所述聚合物层固化成大于或等于110兆帕的拉伸强度、大于或等于45％的断裂伸长率以及小于或等于2.4吉帕的弹性模量。
19.根据权利要求12所述的方法，所述方法还包括以大于或等于50度的平均壁角形成所述通孔。
20.根据权利要求14所述的方法，所述方法还包括将所述聚合物层在100-200摄氏度范围内的高温下暴露于UV辐射。
21.根据权利要求12所述的方法，所述方法还包括沿着所述通孔的一部分形成参考标记。
22.一种制造半导体器件的方法，所述方法包括：
在绝缘层中形成通孔；
在第一工艺中使所述绝缘层在低于所述绝缘层的玻璃化转变温度(Tg)的温度下稳定；以及
在第一工艺中使所述绝缘层稳定后，在第二工艺中通过如下使所述绝缘层固化：将所述绝缘层的温度以大于或等于10摄氏度/分钟的速率升高。
23.根据权利要求22所述的方法，所述方法还包括将所述绝缘层形成为聚合物层，所述聚合物层包含聚苯并唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)、硅氧烷基聚合物或环氧基聚合物。
24.根据权利要求22所述的方法，所述方法还包括使所述绝缘层的表面稳定以在固化期间控制所述通孔的倾斜度。
25.根据权利要求22所述的方法，所述方法还包括使用选自传导加热、对流加热、红外加热和微波加热的至少一种热工艺，使所述绝缘层热固化。
26.根据权利要求22所述的方法，所述方法还包括通过使用热板在所述第二工艺中使所述绝缘层热固化。
27.根据权利要求22所述的方法，所述方法还包括在所述第二工艺中使所述绝缘层在小于或等于60分钟的时间内完全热固化。
28.根据权利要求22所述的方法，所述方法还包括在所述第一工艺中在与使所述绝缘层固化的温度不同的温度下，对所述绝缘层进行UV烘烤。
29.根据权利要求22所述的方法，所述方法还包括在所述第二工艺中使所述绝缘层在小于或等于100百万分率O2的环境中固化。
30.根据权利要求22所述的方法，所述方法还包括在所述通孔周围形成参考标记。
CN201480051294.9A 2013-09-17 2014-09-17 快速固化半导体聚合物层的两步法 Active CN105556645B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/029,557 2013-09-17
US14/029,557 US9159547B2 (en) 2013-09-17 2013-09-17 Two step method of rapid curing a semiconductor polymer layer
PCT/US2014/056042 WO2015042121A1 (en) 2013-09-17 2014-09-17 Two step method of rapid curing a semiconductor polymer layer

Publications (2)

Publication Number Publication Date
CN105556645A CN105556645A (zh) 2016-05-04
CN105556645B true CN105556645B (zh) 2019-01-08

Family

ID=52668324

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480051294.9A Active CN105556645B (zh) 2013-09-17 2014-09-17 快速固化半导体聚合物层的两步法

Country Status (4)

Country Link
US (1) US9159547B2 (zh)
KR (1) KR102197220B1 (zh)
CN (1) CN105556645B (zh)
WO (1) WO2015042121A1 (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6650517B2 (ja) * 2016-06-02 2020-02-19 富士フイルム株式会社 硬化膜の製造方法、積層体の製造方法および半導体素子の製造方法
US20170365490A1 (en) * 2016-06-19 2017-12-21 Applied Materials, Inc. Methods for polymer coefficient of thermal expansion (cte) tuning by microwave curing
KR102019352B1 (ko) 2016-06-20 2019-09-09 삼성전자주식회사 팬-아웃 반도체 패키지
KR102197805B1 (ko) 2016-08-25 2021-01-05 후지필름 가부시키가이샤 막의 제조 방법, 적층체의 제조 방법 및 전자 디바이스의 제조 방법
TW201821280A (zh) 2016-09-30 2018-06-16 日商富士軟片股份有限公司 積層體以及半導體元件的製造方法
CN110692018B (zh) 2017-05-31 2023-11-03 富士胶片株式会社 感光性树脂组合物、聚合物前体、固化膜、层叠体、固化膜的制造方法及半导体器件
JP6953999B2 (ja) * 2017-10-26 2021-10-27 東京エレクトロン株式会社 半導体装置の製造方法及び基板処理装置
CN112639616A (zh) 2018-09-28 2021-04-09 富士胶片株式会社 感光性树脂组合物、固化膜、层叠体、固化膜的制造方法及半导体器件
EP3893054A4 (en) 2018-12-05 2022-01-05 FUJIFILM Corporation PATTERN MAKING METHOD, LIGHT SENSITIVE RESIN COMPOSITION, CURED FILM, LAMINATE AND DEVICE
EP3893053A4 (en) 2018-12-05 2022-02-23 FUJIFILM Corporation PHOTOSENSITIVE RESIN COMPOSITION, PATTERN FORMING METHOD, CURED FILM, MULTILAYER BODY AND DEVICE
KR102647598B1 (ko) 2019-03-15 2024-03-14 후지필름 가부시키가이샤 경화성 수지 조성물, 경화막, 적층체, 경화막의 제조 방법, 반도체 디바이스, 및, 폴리머 전구체
TW202128839A (zh) 2019-11-21 2021-08-01 日商富士軟片股份有限公司 圖案形成方法、光硬化性樹脂組成物、積層體的製造方法及電子元件的製造方法
CN111863615A (zh) * 2020-07-28 2020-10-30 安徽大衍半导体科技有限公司 半导体封装后期固化方法
TW202248755A (zh) 2021-03-22 2022-12-16 日商富士軟片股份有限公司 負型感光性樹脂組成物、硬化物、積層體、硬化物的製造方法以及半導體元件
WO2023032545A1 (ja) 2021-08-31 2023-03-09 富士フイルム株式会社 硬化物の製造方法、積層体の製造方法、及び、半導体デバイスの製造方法、並びに、処理液

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101510510A (zh) * 2008-02-15 2009-08-19 东京毅力科创株式会社 图案形成方法、半导体装置的制造方法以及制造装置
US20130075739A1 (en) * 2010-05-21 2013-03-28 Arizona State University Method of manufacturing electronic devices on both sides of a carrier substrate and electronic devices thereof
TWI407255B (zh) * 2005-09-22 2013-09-01 Hitachi Chem Dupont Microsys 負片型感光性樹脂組成物、圖案形成方法以及電子零件

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0652732B2 (ja) * 1985-08-14 1994-07-06 三菱電機株式会社 パツシベ−シヨン膜の形成方法
US6162652A (en) * 1997-12-31 2000-12-19 Intel Corporation Process for sort testing C4 bumped wafers
US6352940B1 (en) * 1998-06-26 2002-03-05 Intel Corporation Semiconductor passivation deposition process for interfacial adhesion
US6803327B1 (en) * 1999-04-05 2004-10-12 Taiwan Semiconductor Manufacturing Company Cost effective polymide process to solve passivation extrusion or damage and SOG delminates
TW548689B (en) * 2001-01-25 2003-08-21 Fujitsu Display Tech Reflection type liquid crystal display device and manufacturing method thereof
DE102004005247A1 (de) 2004-01-28 2005-09-01 Infineon Technologies Ag Imprint-Lithographieverfahren
US7335608B2 (en) * 2004-09-22 2008-02-26 Intel Corporation Materials, structures and methods for microelectronic packaging
JP4618075B2 (ja) 2004-09-29 2011-01-26 日立化成デュポンマイクロシステムズ株式会社 ネガ型感光性樹脂組成物及びパターン形成方法
US20070014018A1 (en) * 2004-12-30 2007-01-18 Wheatley John A Internal components of optical device comprising hardcoat
TWI330863B (en) * 2005-05-18 2010-09-21 Megica Corp Semiconductor chip with coil element over passivation layer
US7863183B2 (en) * 2006-01-18 2011-01-04 International Business Machines Corporation Method for fabricating last level copper-to-C4 connection with interfacial cap structure
US7582966B2 (en) * 2006-09-06 2009-09-01 Megica Corporation Semiconductor chip and method for fabricating the same
US8686412B2 (en) * 2007-07-31 2014-04-01 Hewlett-Packard Development Company, L.P. Microelectronic device
US8242012B2 (en) * 2010-07-28 2012-08-14 International Business Machines Corporation Integrated circuit structure incorporating a conductor layer with both top surface and sidewall passivation and a method of forming the integrated circuit structure
US8822137B2 (en) * 2011-08-03 2014-09-02 International Business Machines Corporation Self-aligned fine pitch permanent on-chip interconnect structures and method of fabrication

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI407255B (zh) * 2005-09-22 2013-09-01 Hitachi Chem Dupont Microsys 負片型感光性樹脂組成物、圖案形成方法以及電子零件
CN101510510A (zh) * 2008-02-15 2009-08-19 东京毅力科创株式会社 图案形成方法、半导体装置的制造方法以及制造装置
US20130075739A1 (en) * 2010-05-21 2013-03-28 Arizona State University Method of manufacturing electronic devices on both sides of a carrier substrate and electronic devices thereof

Also Published As

Publication number Publication date
CN105556645A (zh) 2016-05-04
US20150079805A1 (en) 2015-03-19
KR20160064135A (ko) 2016-06-07
KR102197220B1 (ko) 2021-01-04
US9159547B2 (en) 2015-10-13
WO2015042121A1 (en) 2015-03-26

Similar Documents

Publication Publication Date Title
CN105556645B (zh) 快速固化半导体聚合物层的两步法
US9281259B2 (en) Semiconductor device and method of forming thick encapsulant for stiffness with recesses for stress relief in FO-WLCSP
CN103000574B (zh) 形成具有响应于外部刺激的有源区域的半导体管芯的方法
CN105144367B (zh) 半导体器件和制造半导体器件的方法
TWI491006B (zh) 半導體裝置及其製造方法
US11152316B2 (en) Method of forming contact holes in a fan out package
CN108292627B (zh) 包含单元特定对齐和单元特定布线的多裸芯封装
CN108292628B (zh) 全模制周边堆叠封装设备
US20020020855A1 (en) Method for fabricating a semiconductor device
US11329008B2 (en) Method for manufacturing semiconductor package for warpage control
CN110741471A (zh) 用于先进封装应用的再分布层形成的方法
US20130256884A1 (en) Grid fan-out wafer level package and methods of manufacturing a grid fan-out wafer level package
US10103117B2 (en) Method of manufacturing fan-out type wafer level package
TW201203409A (en) Semiconductor device and method of forming a dual UBM structure for lead free bump connections
CN105023837A (zh) 划线结构及其形成方法
KR20080052496A (ko) 금속 커버를 갖는 ｗｌ-ｃｓｐ의 구조 및 공정
TW201342455A (zh) 半導體裝置之製造方法及電子裝置之製造方法
KR20140131876A (ko) 드라이버 ic용 금속 범프 구조체 및 그의 제조 방법
US10204803B2 (en) Two step method of rapid curing a semiconductor polymer layer
US9520375B2 (en) Method of forming a solder bump on a substrate
JP2012074406A (ja) 半導体装置および半導体装置の製造方法
TWI719547B (zh) 半導體元件及其形成方法
CN103887191A (zh) 半导体器件和制作无凸块倒装芯片互连结构的方法
CN111316430A (zh) 用于半导体封装的结构和方法
CN112420523B (zh) 一种铜再布线层的制造方法、硅光器件及芯片

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: Arizona, USA

Patentee after: Decca Technology Inc.

Address before: Arizona, USA

Patentee before: DECA TECHNOLOGIES Inc.