TWI719547B - 半導體元件及其形成方法 - Google Patents

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余振華
郭宏瑞
胡毓祥
廖思豪
陳韋志
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Abstract

一種形成半導體元件的方法，包含：在晶圓之前側上方 形成第一介電層，晶圓在晶圓之前側處具有多個晶粒，第一介電層具有小於第二預定臨界值的第一收縮率；在第一溫度下固化第一介電層，其中在固化第一介電層後，第一介電層之上部表面的最高點與第一介電層之上部表面的最低點之間的第一距離小於第三預定臨界值；自晶圓之背側薄化晶圓；以及執行切割製程以將多個晶粒分離為多個單獨晶粒。

Description

半導體元件及其形成方法
本發明的實施例是有關於半導體元件及其形成方法。
半導體行業歸因於各種電子組件(例如電晶體、二極體、電阻器、電容器等)之積體密度的持續改良而已經歷快速增長。一般地，積體密度的此改良來自最小特徵大小的逐漸減小，此允許將更多的組件整合至給定區域中。由於近來對甚至更小的電子元件的需求已增長，因而對半導體晶粒的更小且更具創造性的封裝技術的需要已增長。
在封裝技術之一態樣中，重佈線層(redistribution layers；RDL)可形成於晶片上方且電連接至晶片中之主動元件。諸如凸塊下金屬(under-bump metallurgy；UBM)上之焊球的輸入/輸出(Input/output；I/O)連接件可隨後形成為經由RDL電連接至晶片。此封裝技術之有利特徵為有可能形成扇出封裝體。因此，晶片上之I/O襯墊可經重佈以覆蓋高於晶片之區域，且因此封裝晶片之表面上所封裝的I/O襯墊的數目可增大。
積體扇出(Integrated Fan Out；InFO)封裝技術變得日益風行，尤其當與晶圓級封裝(Wafer Level Packaging；WLP)技術 組合時。此類所得封裝結構提供高功能密度同時具有相對低成本及高效能封裝。
本發明實施例的一種形成半導體元件的方法，所述方法包括：在晶粒之鈍化層上方及在所述晶粒之晶粒連接件上方形成第一介電層，所述晶粒連接件延伸穿過所述鈍化層；固化所述第一介電層，其中在固化所述第一介電層後，所述第一介電層具有遠離所述鈍化層端的彎曲上部表面，其中所述彎曲上部表面包括位於所述晶粒連接件上方的第一區以及橫向地鄰近於所述晶粒連接件的第二區，其中所述第一區比所述第二區自所述鈍化層延伸得更遠，其中所述第一區與所述第二區之間的第一距離大於第一預定臨界值；在固化的所述第一介電層上方形成第二介電層；以及固化所述第二介電層，其中在固化所述第二介電層後，所述第二介電層的遠離所述鈍化層的上部表面包括位於所述第一區上方的第三區以及位於所述第二區上方的第四區，其中所述第三區與所述第四區之間的第二距離小於所述第一預定臨界值。
本發明實施例的一種形成半導體元件的方法，所述方法包括：在晶圓之前側上方形成第一介電層，所述晶圓在所述晶圓之所述前側處具有多個晶粒，所述第一介電層具有小於第二預定臨界值的第一收縮率；在第一溫度下固化所述第一介電層，其中在固化所述第一介電層後，所述第一介電層之上部表面的最高點與所述第一介電層之所述上部表面的最低點之間的第一距離小於第三預定臨界值；自所述晶圓之背側薄化所述晶圓；以及執行切 割製程以將所述多個晶粒分離為多個單獨晶粒。
本發明實施例的一種半導體元件，包括晶粒、第一介電層以及第二介電層。晶粒具有晶粒連接件及鈍化層，所述晶粒連接件延伸穿過所述鈍化層。第一介電層位於所述鈍化層上方，所述第一介電層具有與所述晶粒連接件實體接觸之第一部分且具有與所述晶粒連接件間隔開之第二部分，所述第一介電層之所述第一部分的上部表面比所述第一介電層之所述第二部分的上部表面自所述鈍化層延伸得更遠。第二介電層位於所述第一介電層之所述第二部分的所述上部表面上方，其中所述晶粒連接件、所述第二介電層以及所述第一介電層之所述第一部分具有齊平的相同上部表面。
40:切割線
50:晶粒
51:半導體基底
52:晶圓
52L:下側
53:襯墊
55:鈍化層
57:晶粒連接件
57C:彎曲側壁
57S:直線形側壁
57U、61A、61B、61U、63U、63A、63B、63U'、105U:上部表面
61、63:介電層
63UA:第一部分
63UB:第二部分
63UC:第三部分
100、100A、200:半導體元件
101:載體
103:黏著劑層
105:模製材料
110:重佈線結構
111、113、115、117:介電層
112:通孔
114:導線
116:導電特徵
121:凸塊下金屬
123:外部連接件
141、510、520:區域
1000:方法
1010、1020、1030、1040:區塊
S1:平面
THK1:厚度
THK2:高度
X1、X3:距離
X2:寬度
θ:角度
當結合附圖閱讀時，自以下詳細描述最佳地理解本發明之態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，可出於論述清楚起見，任意地增加或減小各種特徵之尺寸。
圖1至圖6繪示根據一實施例的在各製造階段上之半導體元件的橫截面圖。
圖7繪示根據一實施例的半導體元件之橫截面圖。
圖8至圖13繪示根據一實施例的在各製造階段上之半導體元件的橫截面圖。
圖14A及圖14B分別繪示根據一實施例的圖12之半導體元件的橫截面圖及俯視圖。
圖15A及圖15B分別繪示根據一實施例的圖12之半導體元件的橫截面圖及俯視圖。
圖16A及圖16B分別繪示根據一實施例的圖12之半導體元件的橫截面圖及俯視圖。
圖17繪示在一些實施例中的形成半導體元件之方法的流程圖。
以下揭露內容提供用以實施本發明的不同特徵的許多不同實施例或實例。以下描述組件及配置的具體實例以簡化本發明。當然，這些組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本發明可在各種實例中重複圖式元件符號。除非另外規定，否則相同圖式元件符號指代使用一或多種相同或類似形成方法由一或多種相同或類似材料形成的相同或類似組件。
此外，為易於描述，可在本文中使用空間相對術語，諸如「在...下方」、「在...之下」、「下部」、「在...上方」、「上部」以及類似者，以描述如在圖式中所繪示的一個元件或特徵與另一(一些)元件或特徵的關係。除圖式中所描繪的定向以外，空間相對術語意欲涵蓋元件在使用或操作中之不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相 對描述詞可同樣相應地進行解釋。
本發明之各種實施例論述於形成諸如積體扇出(InFO)封裝體的半導體元件之內容背景中。本發明之構想亦可應用於其他應用，諸如晶圓級封裝(WLP)應用。
在一些實施例中，第一介電層形成於包括多個晶粒之晶圓上方。第一介電層形成於晶粒之鈍化層上方及晶粒之晶粒連接件上方。第一介電層具有高收縮率(例如，50%至80%)，使得在經固化後，歸因於第一介電層的不同部分(例如，位於晶粒連接件正上方的部分，及橫向地鄰近於晶粒連接件的部分)之不同厚度，第一介電層具有非平坦(例如，彎曲或波浪狀的)上部表面。接著，具有低收縮率(例如，小於1%)的第二介電層形成於第一介電層上方且經固化。歸因於低收縮率，第二介電層之上部表面為實質上平坦的，例如，其中第二介電層之上部表面的最高點與第二介電層之上部表面的最低點之間的差小於預定臨界值(例如，約4微米)。第二介電層之實質上平坦的上部表面允許在晶圓表面上均勻地執行晶圓之後續薄化製程。在另一實施例中，具有低收縮率(例如，小於1%)的介電層形成於鈍化層正上方且經固化。歸因於低收縮率，介電層之上部表面為實質上平坦的，例如，其中介電層之上部表面的最高點與介電層之上部表面的最低點之間的差小於預定臨界值(例如，約4微米)。
圖1至圖6繪示根據一實施例的在各製造階段上之半導體元件100的橫截面圖。參考圖1，多個晶粒50(亦稱為半導體晶粒，積體電路晶粒)形成於晶圓52中。多個晶粒50將在後續處理步驟中例如藉由切割製程來單體化以形成多個單獨晶粒，所 述切割製程沿著鄰近的多個晶粒50之間的分割線40來執行。
多個積體電路晶粒(晶粒50)各自包含諸如摻雜矽或未摻雜矽的半導體基底51，或絕緣層上半導體(semiconductor-on-insulator；SOI)基底之主動層。半導體基底51可包含其他半導體材料，諸如：鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、氮化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。亦可使用其他基底，諸如多層基底或梯度基底。元件(諸如電晶體、二極體、電容器、電阻器等)可形成於半導體基底51中及/或形成於所述半導體基底上，且可藉由由例如半導體基底51上方之一或多個介電層中之金屬化圖案形成的互連結構互連以形成積體電路。出於清晰起見，不單獨地繪示所述元件(例如，電晶體或類似者)及金屬化圖案。
積體電路晶粒(晶粒50)更包括襯墊53(諸如，鋁襯墊)，對所述襯墊進行外部連接。襯墊53位於可稱作多個積體電路晶粒(晶粒50)之各別前側(亦可稱作主動側)的位置上。鈍化層55形成於積體電路晶粒50之前側處及襯墊53之部分上。多個開口延伸穿過鈍化層55至襯墊53。諸如導電柱(例如，包含諸如銅的金屬)的多個晶粒連接件57位於穿過鈍化層55之多個開口中，且機械地及以電氣方式耦合至各別襯墊53。晶粒連接件57可藉由例如鍍覆或類似者形成。多個晶粒連接件57電耦合至積體電路晶粒50之各別積體電路。
接著，在圖2中，介電層61形成於鈍化層55上方及晶粒連接件57上方。在所說明之實施例中，介電層61為聚合物層。 介電層61可藉由在圖1之半導體元件100上方沈積溶液而形成，所述溶液包括溶解於溶劑中之溶質(例如，聚合物)，其中聚合物包括聚醯亞胺(polyimide；PI)、聚苯并噁唑(polybenzoxazole；PBO)、聚丙烯酸酯、類似者或其組合，且溶劑包括N-甲基-2-吡咯啶酮(N-Methyl-2-pyrrolidone；NMP)、γ-丁內酯(gamma-butyrolactone；GBL)、乳酸乙酯(ethyl lactate；EL)、四氫呋喃(tetrahydrofuran；THF)、二甲基甲醯胺(dimethylformamide；DMF)、類似者或其組合。諸如旋塗的適合之沈積方法可用於沈積介電層61。在一些實施例中，溶液中之聚合物的重量百分比(wt%)介於約20wt%與約40wt%之間，且溶液中之溶劑的重量百分比介於約30wt%與約60wt%之間。在一實施例中，所沈積的介電層61的收縮率(例如，歸因於後續固化製程之收縮)介於約20%與約50%之間。收縮率可藉由以下來計算：藉由所沈積的介電層61之對應初始尺寸來劃分(經固化)介電層61之收縮(例如沿諸如介電層61之高度的尺寸的收縮)的量。舉例而言，若介電層61具有約20%與約50%之間的收縮率，則在固化後，介電層61之尺寸(例如，厚度或高度)可介於介電層61在固化之前的初始尺寸(例如，厚度或高度)之約80%與約50%之間。
包括聚合物的溶液可包含用於聚合物的起始劑(initiator)(例如，光敏化劑)。舉例而言，對於正型聚合物，起始劑可為或包括二苯甲醯基甲烷(dibenzoylmethane)；對於負型聚合物，起始劑可為或包括2,2'-(苯亞胺基)二乙醇(2,2‘-(Phenylimino)diethanol)。在一些實施例中，溶液不使用起 始劑。溶液可更包含例如用於交聯反應的光交聯劑。舉例而言，光交聯劑可為或包含四乙二醇二甲基丙烯酸酯(tetraethylene glycol dimethacrylate)。在一些實施例中，溶液不使用光交聯劑。
在一些實施例中，在介電層61沈積於鈍化層55上方及晶粒連接件57上方後，介電層61(例如，在此處理階段之溶液)的遠離基底51的上部表面為平坦的。在介電層61之上部表面與接觸鈍化層55的介電層之下部表面之間量測的介電層61的厚度可例如介於約25微米與約31微米之間，諸如27微米，但視諸如晶粒連接件57之大小(例如，高度)的因素而定，其他尺寸亦為可能的。
接著，執行固化製程以固化介電層61。固化製程可在約170℃與約320℃之間的溫度(諸如320℃)下執行約1小時與約4小時之間的持續時間(諸如2小時)。歸因於介電層61之大收縮率(例如，50%與80%之間)，及歸因於介電層61之不同部分之厚度的差異，介電層61之上部表面61U為非平坦的(例如，不均勻、非平面、非齊平、彎曲或波浪狀的)表面。舉例而言，由於晶粒連接件57上方(例如，正上方)之介電層61之第一部分的厚度小於兩個晶粒連接件57之間(例如，鈍化層55正上方，或橫向地鄰近於晶粒連接件57)的介電層61之第二部分的厚度，因此在固化後，相較於介電層61之第二部分，介電層61之第一部分收縮較少。因而，在固化製程後，介電層61之第一部分具有上部表面61A，且介電層61之第二部分具有上部表面61B，其中上部表面61A比上部表面61B自鈍化層55延伸得更遠。如圖2中所繪示，上部表面61A為凸形上部表面，且上部表面61B為凹形上部表面。 交替的上部表面61A及上部表面61B形成介電層61之波浪狀上部表面61U。
在半導體製造中，總厚度變化(total thickness variation；TTV)可用於描述層或元件的厚度之變化。在所說明之實施例中，藉由介電層61之上部表面61U之不均勻度判定介電層61之TTV。在所說明之實施例中，介電層61之TTV可按上部表面61U(例如，61A、61B)與平面S1之偏差來計算，其中平面S1安置於介電層61之上部表面61U的最高點(例如，上部表面61A之最高點)與最低點(例如，上部表面61B之最低點)之間的中間。換言之，在一些實施例中，介電層61之上部表面61U的最高點與最低點之間的距離等於介電層61之TTV之值的兩倍。
在一些實施例中，在固化製程後，介電層61之TTV對於先進製程節點(advanced processing node)而言非常大(例如，等於或大於約11.5微米)。若不經補償，則此類大TTV可引起後續處理問題，且可引起元件故障，其細節將在下文中論述。為了補償介電層61之大TTV，(在固化後)具有實質上平坦上部表面的介電層63形成於介電層61上方，如下文中所論述。
仍參考圖2，在一些實施例中，在介電層61固化後，包括溶解於溶劑中之聚合物(溶質)的溶液沈積於固化的介電層61上方以形成(未固化)介電層63。在一些實施例中，用於形成介電層63之溶液中的聚合物包括環氧樹脂、酚類環氧樹脂、類似者或其組合，且溶劑包括N-甲基-2-吡咯啶酮(NMP)、γ-丁內酯(GBL)、乳酸乙酯(EL)、四氫呋喃(THF)、二甲基甲醯胺(DMF)、類似者或其組合。諸如旋塗的適合之沈積方法可用於沈積介電層63。
在一些實施例中，溶液中之聚合物的重量百分比(wt%)介於約20wt%與約40wt%之間，且溶液中之溶劑的重量百分比介於約30wt%與約60wt%之間。所沈積的介電層63的收縮率(例如，歸因於後續固化製程之收縮)介於約0%與約5%之間。在一例示性實施例中，介電層63的收縮率小於約1%(例如，介於約0.3%與0.9%之間)。收縮率可藉由以下計算：藉由所沈積的介電層63之對應初始尺寸來劃分(經固化)介電層63之收縮(沿諸如介電層63之高度的尺寸的收縮)的量。所揭露的收縮率可幫助實現在固化後介電層63之目標TTV值(例如，±2微米)。較大縮小率可能不獲得目標TTV值，而更小收縮率(例如，小於約0.3%)可能需要使用具有小收縮率之一或多種昂貴材料來用於介電層63，因此在商業上並不可行。
用於形成介電層63的溶液可包含用於聚合物的起始劑(例如，光敏化劑)。舉例而言，對於正型聚合物，起始劑可為或包括二本甲醯基甲烷；對於負型聚合物，起始劑可為或包括2,2'-(苯亞胺基)二乙醇。在一些實施例中，溶液不使用起始劑。溶液可更包含例如用於交聯反應的光交聯劑。舉例而言，光交聯劑可為或包含四乙二醇二甲基丙烯酸酯。在一些實施例中，溶液不使用光交聯劑。
在一些實施例中，在介電層63沈積於介電層61上方後，介電層63(例如，在此處理階段之溶液)的遠離基底51的上部表面為平坦的。在介電層63之上部表面63U與接觸介電層61之上部表面61B的介電層63之下部表面之間量測的介電層63的厚度可例如介於約7微米與約15微米之間，諸如9微米，但其他尺寸 亦為可能的。
接著，執行固化製程以固化介電層63。在一些實施例中，固化製程可在與介電層61之固化製程相同的溫度下執行，諸如介於約170℃與約320℃之間。在一些實施例中，介電層63之固化製程在低於介電層61之固化製程之溫度下執行。舉例而言，介電層61之固化製程可在高於約300℃(諸如320℃)的溫度下執行，且介電層63之固化製程可在低於約300℃(諸如介於約200℃與約300℃之間)的溫度下執行。介電層63之固化製程可執行約1小時與約4小時之間的持續時間(諸如2小時)。
歸因於介電層63之小收縮率(例如，小於1%)，介電層63之上部表面63U在固化後保持實質上平坦(例如，齊平、均勻、平面的)。在圖2的實例中，介電層63之上部表面63U包含分別安置於介電層61之上部表面61A及上部表面61B上方(例如，正上方)的上部表面63A及上部表面63B。上部表面63A與上部表面63B之間的距離小於預定臨界值。在一些實施例中，藉由介電層63之上部表面63A及上部表面63B所測定的介電層63/介電層61之總厚度的TTV小於約±2微米。換言之，上部表面63U之最高點(例如，上部表面63A之最高點)與最低點(例如，上部表面63B之最低點)之間的最大差值小於約4微米。因此，介電層63減小介電層63/介電層61之總厚度的TTV，其轉而減少或防止因背部薄化晶粒當中之厚度差異的InFO封裝元件故障，如下文中所詳細論述。
接著，在圖3中，自晶圓52之下側52L(見圖2)執行薄化製程，且隨後，執行切割製程以分離晶粒50。薄化製程可藉 由研磨製程執行，所述研磨製程自晶圓52之下側(或晶粒50之背側)移除晶圓52之部分及/或基底51之部分。在薄化製程後，執行可使用分割鋸片、雷射切割工具或類似者之切割製程以使多個晶粒50單體化，由此形成多個單獨晶粒50。圖3中之晶粒50現包含介電層61及介電層63。
介電層61/介電層63之小TTV(例如，小於約±2微米)允許在晶圓52上均勻地執行薄化製程，其產生具有實質上相同厚度的晶粒50。舉例而言，晶粒50之厚度在晶粒50之平均厚度的±2微米內。換言之，在所說明的實例中，晶粒50之TTV小於約±2微米。
接下來參看圖4，晶粒50由黏著劑層103附接至載體101，且模製材料105形成於載體101及黏著劑層103上方，使得模製材料105包圍晶粒50。所沈積的模製材料105之厚度可大於晶粒50之厚度，如圖4中所繪示。
載子101可由諸如矽、聚合物、聚合物複合物、金屬箔、陶瓷、玻璃、玻璃環氧樹脂、氧化鈹、載帶的材料或用於結構支撐的其他適合之材料製成。在一些實施例中，黏著劑層103沈積於載體101上方或疊層(laminate)於所述載體上方。黏著劑層103可為感光性的，且可藉由例如在後續載體的去接合(de-bonding)製程中在載體101上照射紫外(ultra-violet；UV)光而易於自載體101剝離。舉例而言，黏著劑層103可為光-熱轉換(light-to-heat-conversion；LTHC)膜。
模製材料105隨後形成於黏著劑層103上方以密封晶粒50，如圖4中所展示。作為實例，模製材料105可包括環氧樹脂、 有機聚合物、含有或不含有添加之二氧化矽類或玻璃填充劑的聚合物或其他材料。在一些實施例中，模製材料105包括在塗覆時為凝膠型液體之液體模製化合物(liquid molding compound；LMC)。模製材料105在塗覆時亦可包括液體或固體。替代地，模製材料105可包括其他絕緣及/或密封材料。在一些實施例中使用晶圓級模製製程來塗覆模製材料105。可使用例如壓縮模製、轉移模製或其他方法來模製模製材料105。
接著，在一些實施例中，使用固化製程來固化模製材料105。固化製程可包括使用退火製程或其他加熱製程在預定時間段將模製材料105加熱至預定溫度。固化製程亦可包括紫外(UV)曝光製程、紅外(infrared；IR)能量曝光製程、其組合或其與加熱製程之組合。替代地，可使用其他方法來固化模製材料105。在一些實施例中，不包含固化製程。
接著，在圖5中，執行平坦化製程，諸如化學機械平坦化(chemical and mechanical planarization；CMP)製程，以移除模製材料105之上部部分且暴露晶粒50之晶粒連接件57。平坦化製程亦移除介電層61/介電層63之部分。在暴露晶粒連接件57後可控制平坦化製程停止。平坦化製程可移除晶粒連接件57的一小頂部部分(例如，具有約6微米與約20微米之間的厚度的頂部部分)。
在平坦化製程後，模製材料105、介電層61/介電層63以及晶粒連接件57具有相同水平上部表面。應注意，歸因於介電層61之非平坦(例如，波浪狀)上部表面，介電層63之部分留在介電層61之上部表面之某些區域(例如，具有凹形上部表面的 區域)上方。在圖5的所繪示之實例中，介電層61實體上接觸晶粒連接件57且包圍所述晶粒連接件57，介電層63包圍晶粒連接件57且藉由介電層61與晶粒連接件57分隔開。作為一實例，在平坦化製程後，介電層63之厚度可小於約2微米。如圖5中所繪示，介電層63具有彎曲下部表面及平坦上部表面。介電層61具有帶有平坦上部表面的第一部分(接觸晶粒連接件57之部分)，及帶有彎曲(例如，凹形)上部表面之第二部分(橫向地鄰近於晶粒連接件57之部分)。
本發明所揭露之方法的優點可藉由與參考設計比較而理解，在所述參考設計中具有較大TTV之一或多個介電層(例如，介電層61)形成於晶粒50之鈍化層55上方而不形成介電層63。介電層61之大TTV將干擾薄化製程，且引起晶圓52之不同部分經不同地薄化，因此引起在厚度上具有大差異(例如，與晶粒50之平均厚度大於±11.5微米)的晶粒50。當在厚度上具有大差異的晶粒50附接至載體101時，晶粒連接件57之多個上部表面自載體101處於不同的水平(例如，處於不同高度)。因而，在平坦化製程後，具有較大厚度的晶粒50之晶粒連接件57可暴露出，而具有較小厚度的晶粒50之晶粒連接件57可仍由介電層61覆蓋，其可防礙被覆蓋的晶粒連接件57電耦合至隨後形成的重佈線結構(見圖6中之110)，由此因晶粒連接件57之不正確電連接而引起元件故障。
為了部分地補償參考設計之較大TTV，背面研磨(back grinding；BG)帶可用於在薄化製程期間附接至參考設計之介電層61。BG帶之厚度及可撓性(例如，柔軟度)可在薄化製程期間幫 助減小介電層61之大TTV的影響，但晶粒50在薄化製程後可仍具有約±5微米之大TTV，其仍可引起元件故障且可降低製造良率。另外，BG類型之使用為昂貴的且產生額外製造成本。相反地，本發明所揭露之方法藉由在具有大TTV之介電層61上方形成具有小TTV之介電層63而有效地減小晶粒50之TTV，其轉而防止或減小如上文所描述之元件故障，且改良製造良率並減小製造成本(例如，藉由不使用BG帶)。
接下來參看圖6，重佈線結構110形成於模製材料105及晶粒50上方，且電耦合至晶粒50。在形成重佈線結構110後，外部連接件123形成於重佈線結構110上方且電耦合至所述重佈線結構110。
重佈線結構110包括形成於一或多個介電層111/介電層113/介電層115/介電層117中的導線114及通孔112之一或多個層。在一些實施例中，一或多個介電層111/介電層113/介電層115/介電層117由聚合物形成，諸如聚苯并噁唑(PBO)、聚醯亞胺、苯并環丁烯(benzocyclobutene；BCB)或類似者。在其他實施例中，介電層111/介電層113/介電層115/介電層117由以下形成：氮化物，諸如氮化矽；氧化物，諸如氧化矽、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼矽酸鹽玻璃(borosilicate glass；BSG)、硼摻磷矽酸鹽玻璃(boron-doped phosphosilicate glass；BPSG)或類似者；或類似者。一或多個介電層111/介電層113/介電層115/介電層117可藉由諸如旋塗、化學氣相沈積(chemical vapor deposition；CVD)、疊層、類似者或其組合的任何可接受之沈積製程形成。
在一些實施例中，重佈線結構110的導電特徵包括由諸如銅、鈦、鎢、鋁或類似者的適合之導電材料形成的導線114及/或通孔112。導電特徵可藉由例如以下形成：在介電層(例如，111、113、115或117)中形成開口以暴露下方導電特徵，在所述介電層上方且在開口中形成晶種層，在晶種層上方形成具有設計圖案之圖案化光阻，對設計圖案中及晶種層上方之導電材料進行鍍覆(例如，電鍍或無電鍍覆)，以及移除光阻及其上未形成導電材料的晶種層之部分。
在形成重佈線結構110後，外部連接件123形成於重佈線結構110上方。在一些實施例中，外部連接件123電耦合至重佈線結構110之導電特徵116(例如，最上部金屬化物層中的導電襯墊)。在一些實施例中，凸塊下金屬(UBM)結構121形成於導電特徵116上方且電耦合至所述導電特徵，且外部連接件123隨後形成於UBM結構121上。在一些實施例中，不形成UBM結構121。
在一實施例中，UBM結構121包括三個導電材料層，諸如鈦層、銅層以及鎳層。然而，存在許多適合之材料及層之配置，諸如鉻/鉻-銅合金/銅/金之配置、鈦/鈦鎢/銅之配置或銅/鎳/金之配置，所述材料及層之配置適合於UBM結構121之形成。可用於UBM結構121的任何適合之材料或材料層完全意欲包含於本發明之範疇內。
UBM結構121可藉由以下形成：在重佈線結構110之頂部介電層(例如，117)中形成開口以暴露導電特徵116；在頂部介電層上方及沿頂部介電層中之開口之內部形成晶種層；在晶種 層上方形成圖案化罩幕層(例如，光阻)；在圖案化罩幕層之開口中及在晶種層上方形成(例如，藉由鍍覆)一或多種導電材料；移除罩幕層且移除在其上不形成一或多種導電材料的晶種層之部分。用於形成UBM結構121之其他方法為可能的，且完全意欲包含於本發明之範疇內。
外部連接件123形成於UBM結構121上。在一實施例中，外部連接件123為導電凸塊，諸如控制崩潰晶片連接(controlled collapse chip connection；C4)凸塊，且包括諸如錫之材料，或諸如銀或銅的其他適合之材料。在一實施例中，其中外部連接件123為錫焊料凸塊，外部連接件123可藉由經由諸如蒸發、電鍍、印刷、焊料轉移、植球或類似者的任何適合之方法首先形成錫層來形成。在錫層已形成於結構上後，可執行回焊以便將材料塑形成凸塊形狀。
然而，儘管已在上文將外部連接件123描述為C4凸塊，但這些凸塊僅意欲為說明性的且不意欲限制實施例。相反，可替代地使用任何適合類型的外部觸點，諸如球狀柵格陣列(ball grid array；BGA)、微凸塊、銅柱、銅層、鎳層、無鉛(lead free；LF)層、無電鍍鎳無電鍍鈀浸鍍金(electroless nickel electroless palladium immersion gold；ENEPIG)層、Cu/LF層、Sn/Ag層、Sn/Pb、這些之組合或類似者。用於形成外部連接件的任何適合之外部連接件及任何合適之製程可用於外部連接件123，且所有此類外部連接件完全意欲包含於實施例之範疇內。
在圖6的實例中，重佈線結構110之導電特徵(例如，導線114、通孔112)形成於晶粒50正上方之區域510及區域530 中，且重佈線結構110之導電特徵(例如，導線114、通孔112)不形成於區域520中，所述區域520橫向地安置於鄰近晶粒50之間且充當後續分割處理中之分割區。
額外處理可在圖6之處理之後進行，如本領域之技術人員所易於理解，因此細節可不在本文中論述。舉例而言，圖6之結構可經翻轉，且外部連接件123可附接至分割帶。可隨後藉由載體去接合處理來移除載體101，且可執行切割製程例如以沿區域520切割，以形成多個單獨半導體元件100。在所說明之實施例中，多個單獨半導體元件100中的每一者可包括晶粒50、重佈線結構110以及重佈線結構110上方之外部連接件123。如圖6中所說明之單獨半導體元件100的數目及包含在每一單獨元件100中之晶粒的數目僅為非限制性實例。半導體元件100之其他數目及晶粒50之其他數目可為可能的且完全意欲包含於本發明之範疇內。
圖7繪示根據一實施例的半導體元件100A之橫截面圖。圖7中之半導體元件100A類似於圖6中之半導體元件100，且可藉由類似處理步驟形成，但其中完全移除晶粒50之介電層63。特定而言，在移除模製材料105之上部部分的平坦化製程(參見例如圖5)期間，在暴露晶粒連接件57後，平坦化製程繼續直至完全移除介電層63為止。如圖7中所繪示，晶粒連接件57及介電層61在平坦化製程後具有相同水平上部表面。
在平坦化製程後，重佈線結構110、UBM結構121以及外部連接件123相繼地形成於模製材料105上方及晶粒50上方以形成圖7中所展示之結構。可執行額外處理，諸如附接至分割帶、載體去接合以及切割製程，以形成多個單獨半導體元件100A。不 重複細節。
圖8至圖13繪示根據一實施例的在各製造階段上之半導體元件200的橫截面圖。在本文論述中，除非另外規定，否則相同或類似標號指代藉由相同或類似方法使用相同或類似材料形成的相同或類似組件，因此可不重複細節。
在圖8中，多個晶粒50形成於晶圓52中。多個晶粒50中的每一者具有延伸穿過鈍化層55的晶粒連接件57。接著，在圖9中，介電層63形成於鈍化層55上方(例如，與所述鈍化層直接接觸)及晶粒連接件57上方。介電層63可藉由在鈍化層55上方沈積溶液而形成，所述溶液包括溶解於溶劑中之聚合物，隨後固化所沈積的溶液。上文參看圖2論述介電層63之組成物之細節及介電層63之形成方法。
在一些實施例中，介電層63在以溶液形式沈積後具有約25微米與約35微米之間的厚度，諸如35微米，但其他尺寸亦為可能的。接著，固化製程可執行約1小時與約4小時之間的持續時間，諸如約2小時，以固化所沈積介電層63。歸因於介電層63之小收縮率(例如，小於約1%)，介電層63之上部表面63U為實質上平坦的，其中TTV小於例如±2微米。舉例而言，上部表面63U的上部表面63A與上部表面63U的上部表面63B之間的最大距離小於約4微米，其中上部表面63U的上部表面63A在晶粒連接件57上方(例如，正上方)，上部表面63U的上部表面63B橫向地鄰近於晶粒連接件57(例如，橫向地位於兩個晶粒連接件57之間)。藉由形成具有較小TTV之介電層63，晶粒50之TTV在後續薄化製程後亦減小，其防止或減小因晶粒連接件57之不正確 電連接的元件故障，如上文所描述。
接著，在圖10中，在晶圓52之背側處執行薄化製程，且隨後執行切割製程以形成多個單獨晶粒50。接著，在圖11中，晶粒50藉由黏著劑層103附接至載體101，且模製材料105形成於黏著劑層103上方且圍繞晶粒50。
接著，在圖12中，執行平坦化製程，諸如CMP，以使模製材料105凹進及暴露晶粒連接件57。在圖12的實例中，在平坦化製程後，晶粒連接件57、介電層63以及模製材料105具有相同水平上部表面。圖12之實例對應於上方研磨情形，其中平坦化製程移除晶粒連接件57之具有彎曲側壁57C(見圖11)之上部部分，且圖12中所繪示之晶粒連接件57之保留部分具有直線形側壁57S。在其他實施例中，在暴露晶粒連接件57後控制平坦化製程停止，且因而，除了直線形側壁57S之外，圖12中之晶粒連接件57之保留部分仍具有連接至其上部表面57U之彎曲側壁(未繪示)。
在一些實施例中，所沈積的介電層63(見圖9)之上部表面可與晶粒連接件57之上部表面齊平或略微低於所述晶粒連接件之上部表面(例如，低約3微米至約8微米)，且因而，圖12中之固化的介電層63可具有非平坦的上部表面63U'(以虛線繪示)，如圖12中所繪示，在此情況下可省略薄化製程。出於說明的目的，在圖12中放大上部表面63U'之形狀及大小。下文中參看圖14A、圖14B、圖15A、圖15B、圖16A以及圖16B詳細地論述上部表面63U'之各種實施例及其相對於晶粒連接件57之相對位置。
接著，在圖13中，重佈線結構110、UBM結構121以及外部連接件123相繼地形成於模製材料105上方及晶粒50上方， 以形成圖13中所展示之結構。可執行額外處理，諸如附接至分割帶、載體去接合以及切割製程，以形成多個單獨半導體元件200。在此不重複細節。
圖14A及圖14B分別繪示根據一實施例的圖12之半導體元件200之區域141的橫截面圖及俯視圖。在圖14A中，介電層63之非平坦(例如，彎曲)上部表面63U'包括第一部分63UA、第二部分63UB以及第三部分63UC。第一部分63UA接觸(例如，實體上接觸)晶粒連接件57且包圍所述晶粒連接件。歸因於平坦化製程(見圖12及其論述)，第一部分63UA為平坦的(例如，齊平的)且與晶粒連接件57之上部表面57U齊平且與模製材料105之上部表面105U齊平。
仍參考圖14A，第三部分63UC低於第一部分63UA(例如，更接近基底51)。第三部分63UC可為平行於第一部分63UA的平坦表面。第二部分63UB連接第一部分63UA及第三部分63UC，且為彎曲表面(例如，凹形表面之部分)，如圖14A中所繪示。
在一些實施例中，在上部表面63U'之第三部分63UC與介電層63之下部表面之間量測的介電層63之厚度THK1介於約20微米與約25微米之間，且晶粒連接件57之高度THK2介於約23微米與約36微米之間，諸如約25微米。在所說明之實施例中，第三部分63UC比第一部分63UA低距離X1，所述距離介於約3微米與約9微米之間。第一部分63UA之寬度X2介於約3微米與約6微米之間。在沿上部表面105U之第一線與沿第二部分63UB之第二線之間量測的角度θ介於約20°與約40°之間。
圖15A及圖15B分別繪示根據另一實施例的圖12之半導 體元件200之區域141的橫截面圖及俯視圖。在圖15A及圖15B的實例中，上部表面63U'之第一部分63UA比圖14A及圖14B的所述上部表面之第一部分窄，其中寬度X2介於約0.1微米與約1微米之間。第一部分63UA與第三部分63UC之間的距離X1介於約13微米與約15微米之間，且角度θ介於約40°與約50°之間。在所說明之實施例中，介電層63之厚度THK1介於約15微米與約20微米之間，且晶粒連接件57之高度介於約23微米與約36微米之間，諸如約25微米。
圖16A及圖16B分別繪示根據又一實施例的圖12之半導體元件200之區域141的橫截面圖及俯視圖。在圖16A及圖16B的實例中，上部表面63U'在晶粒連接件57之上部表面57U下凹進距離X3，所述距離介於約1微米與約2微米之間。因而，圖14A及圖15A中的第一部分63UA不存在於圖16A之實施例中，且圖16A之上部表面63U'僅包含第二部分63UB及第三部分63UC。相應地，在圖16B之頂部圖中，介電層63不可見。返回參看圖16A，第三部分63UC自上部表面57U凹進距離X1，所述距離介於約18微米與約21微米之間。圖16A中之角度θ介於約50°與約60°之間。在所說明之實施例中，介電層63之厚度THK1小於約15微米，且晶粒連接件57之高度介於約23微米與約36微米之間，諸如約25微米。
圖17繪示在一些實施例中的形成半導體元件之方法1000的流程圖。應理解，圖17中所展示之實施例方法僅為多個可能實施例方法之實例。於本領域具有通常知識者將認識到許多改變、替代物以及修改。舉例而言，可添加、移除、置換、重新佈 置以及重複如圖17中所繪示的各種步驟。
參考圖17，在區塊1010處，第一介電層形成於晶粒之鈍化層上方及晶粒之晶粒連接件上方，晶粒連接件延伸穿過鈍化層。在區塊1020處，固化第一介電層，其中在固化第一介電層後，第一介電層具有遠離鈍化層的彎曲上部表面，其中彎曲上部表面包括：第一區，位於晶粒連接件上方；以及第二區，橫向地鄰近於晶粒連接件，其中第一區比第二區自鈍化層延伸得更遠，其中第一區與第二區之間的第一距離大於第一預定臨界值。在區塊1030處，第二介電層形成於經固化第一介電層上方。在區塊1040處，固化第二介電層，其中在固化第二介電層後，第二介電層的遠離鈍化層的上部表面包括：第三區，位於第一區上方；以及第四區，位於第二區上方，其中第三區與第四區之間的第二距離小於第一預定臨界值。
實施例可獲得優點。藉由形成具有較小收縮率之介電層63，多個晶粒50之TTV減小，使得在背側薄化製程後形成具有實質上均一厚度之多個晶粒50。實質上均一的晶粒厚度轉而允許晶粒連接件57在用於使模製材料105凹進的後續平坦化製程期間同時被暴露出。在無本發明所揭露之方法的情況下，較薄晶粒(例如，具有較小厚度之晶粒)之晶粒連接件57在平坦化製程後可仍由介電材料覆蓋，其引起晶粒連接件57不電耦合至重佈線結構110。本發明所揭露之方法藉由減少晶粒50之TTV而防止或減少歸因於晶粒連接件57不電耦合至重佈線結構110的元件故障，由此提高製造良率。另外，本發明所揭露之方法在背側薄化製程中並不使用背側研磨(BG)帶，其減小製造成本。
在一實施例中，形成半導體元件的方法包含：在晶粒之鈍化層上方及晶粒之晶粒連接件上方形成第一介電層，晶粒連接件延伸穿過鈍化層；及固化第一介電層，其中在固化第一介電層後，第一介電層具有遠離鈍化層的彎曲上部表面。彎曲上部表面包含在晶粒連接件上方的第一區及橫向地鄰近於晶粒連接件的第二區，其中第一區比第二區自鈍化層延伸得更遠，其中第一區與第二區之間的第一距離大於第一預定臨界值。方法更包含在固化的第一介電層上方形成第二介電層及固化第二介電層，其中在固化第二介電層後，第二介電層遠離鈍化層的上部表面包含在第一區上方的第三區及在第二區上方的第四區，其中第三區與第四區之間的第二距離小於第一預定臨界值。在一實施例中，在固化第二介電層之前，晶粒位於基底中，其中方法更包含在固化第二介電層後執行切割製程，其中切割製程將晶粒與基底中之其他晶粒分離。在一實施例中，方法更包含：執行薄化製程以在固化第二介電層後減少晶粒的厚度；將具有減少厚度的晶粒附接至載體；在載體上方及晶粒上方形成模製材料；以及在模製材料上方形成重佈線結構，重佈線結構電耦合至晶粒。在一實施例中，方法更包含：在形成模製材料後執行平坦化製程，其中平坦化製程移除模製材料之至少部分且暴露晶粒連接件，其中在平坦化製程後，晶粒連接件、第一介電層以及第二介電層具有相同水平上部表面。在一實施例中，平坦化製程移除第一介電層之部分及第二介電層之部分，其中在平坦化製程後，第一介電層之保留部分實體上接觸晶粒連接件，且第二介電層之保留部分藉由第一介電層之保留部分與晶粒連接件分隔開。在一實施例中，方法更包含在形成模 製材料後執行平坦化製程，其中平坦化製程移除第二介電層以及第一介電層之部分，其中在平坦化製程後，晶粒連接件及第一介電層具有相同水平上部表面。在一實施例中，平坦化製程進一步移除晶粒連接件之上部部分。在一實施例中，第一預定臨界值為4微米。在一實施例中，第一介電層由包括PI、PBO或聚丙烯酸酯的材料形成，且第二介電層由包括環氧樹脂或酚類環氧樹脂的材料形成。在一實施例中，第一介電層具有在約50%與約80%之間的第一收縮率，且第二介電層具有小於約5%的第二收縮率。在一實施例中，在第一溫度下固化第一介電層，且在低於第一溫度之第二溫度下固化第二介電層。在一實施例中，在相同溫度下固化第一介電層及第二介電層。
在一實施例中，形成半導體元件的方法包含：在晶圓之前側上方形成第一介電層，晶圓在晶圓之前側處具有多個晶粒，第一介電層具有小於第二預定臨界值的第一收縮率；在第一溫度下固化第一介電層，其中在固化第一介電層後，第一介電層之上部表面的最高點與第一介電層之上部表面的最低點之間的第一距離小於第三預定臨界值；自晶圓之背側薄化晶圓；以及執行切割製程以將多個晶粒分離為多個單獨晶粒。在一實施例中，第二預定臨界值為1%，且第三預定臨界值為4微米。在一實施例中，方法更包含：在形成第一介電層之前在晶圓之前側上方形成第二介電層，第二介電層具有大於第二預定臨界值的第二收縮率；以及在形成第二介電層後及在形成第一介電層之前固化第二介電層，其中在固化第二介電層後，第二介電層之上部表面的最高點與第二介電層之上部表面的最低點之間的第二距離大於第三預定臨界 值。在一實施例中，在第一溫度下執行固化第一介電層，且其中在高於第一溫度的第二溫度下執行固化第二介電層。
在一實施例中，半導體元件包含：晶粒，具有晶粒連接件及鈍化層，晶粒連接件延伸穿過鈍化層；第一介電層，位於鈍化層上方，第一介電層具有與晶粒連接件實體接觸之第一部分且具有與晶粒連接件間隔開之第二部分，第一介電層之第一部分之上部表面比第一介電層之第二部分之上部表面自鈍化層延伸得更遠；以及第二介電層，位於第一介電層之第二部分之上部表面上方，其中晶粒連接件、第二介電層以及第一介電層之第一部分具有齊平的相同上部表面。在一實施例中，第一介電層具有大於第二介電層之第二收縮率的第一收縮率。在一實施例中，第一收縮率介於約50%與約80%之間，且第二收縮率小於約1%。在一實施例中，半導體元件更包含：模製材料，圍繞晶粒、圍繞第一介電層且圍繞第二介電層，模製材料之上部表面與第二介電層之上部表面齊平；以及重佈線結構，位於模製材料上方且電耦合至晶粒。
前文概述若干實施例的特徵以使得本領域的技術人員可更佳地理解本發明的態樣。本領域的技術人員應理解，其可易於使用本發明作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。本領域的技術人員亦應認識到，這些等效構造並不脫離本發明的精神及範疇，且本領域的技術人員可在不脫離本發明的精神及範疇之情況下在本文中作出各種改變、替代及更改。
1000:方法
1010、1020、1030、1040:區塊

Claims (12)

  1. 一種形成半導體元件的方法，所述方法包括：在晶粒之鈍化層上方及在所述晶粒之晶粒連接件上方形成第一介電層，所述晶粒連接件延伸穿過所述鈍化層；固化所述第一介電層，其中在固化所述第一介電層後，所述第一介電層具有遠離所述鈍化層端的彎曲上部表面，其中所述彎曲上部表面包括：第一區，位於所述晶粒連接件上方；以及第二區，橫向地鄰近於所述晶粒連接件，其中所述第一區比所述第二區自所述鈍化層延伸得更遠，其中所述第一區與所述第二區之間的第一距離大於第一預定臨界值；在固化的所述第一介電層上方形成第二介電層；以及固化所述第二介電層，其中在固化所述第二介電層後，所述第二介電層的遠離所述鈍化層的上部表面包括：第三區，位於所述第一區上方；以及第四區，位於所述第二區上方，其中所述第三區與所述第四區之間的第二距離小於所述第一預定臨界值。
  2. 如申請專利範圍第1項所述的形成半導體元件的方法，更包括：執行薄化製程以在固化所述第二介電層後減少所述晶粒的厚度；將具有減少厚度的所述晶粒附接至載體；在所述載體上方及在所述晶粒上方形成模製材料；以及 在所述模製材料上方形成重佈線結構，所述重佈線結構電耦合至所述晶粒。
  3. 如申請專利範圍第2項所述的形成半導體元件的方法，更包括：在形成所述模製材料後執行平坦化製程，其中所述平坦化製程移除所述模製材料之至少部分且暴露所述晶粒連接件，其中在所述平坦化製程後，所述晶粒連接件、所述第一介電層以及所述第二介電層具有相同水平上部表面。
  4. 如申請專利範圍第3項所述的形成半導體元件的方法，其中所述平坦化製程移除所述第一介電層之部分及所述第二介電層之部分，其中在所述平坦化製程後，所述第一介電層之保留部分實體上接觸所述晶粒連接件，且所述第二介電層之保留部分藉由所述第一介電層之所述保留部分與所述晶粒連接件分隔開。
  5. 如申請專利範圍第2項所述的形成半導體元件的方法，更包括：在形成所述模製材料後執行平坦化製程，其中所述平坦化製程移除所述第二介電層以及所述第一介電層之部分，其中在所述平坦化製程後，所述晶粒連接件及所述第一介電層具有相同水平上部表面。
  6. 如申請專利範圍第1項所述的形成半導體元件的方法，其中在第一溫度下固化所述第一介電層，且在低於所述第一溫度的第二溫度下固化所述第二介電層。
  7. 如申請專利範圍第1項所述的形成半導體元件的方法，其中在相同溫度下固化所述第一介電層及所述第二介電層。
  8. 一種形成半導體元件的方法，所述方法包括：在晶圓之前側上方形成第一介電層，所述晶圓在所述晶圓之所述前側處具有多個晶粒，所述第一介電層具有小於第二預定臨界值的第一收縮率；在第一溫度下固化所述第一介電層，其中在固化所述第一介電層後，所述第一介電層之上部表面的最高點與所述第一介電層之所述上部表面的最低點之間的第一距離小於第三預定臨界值；自所述晶圓之背側薄化所述晶圓；以及執行切割製程以將所述多個晶粒分離為多個單獨晶粒。
  9. 如申請專利範圍第8項所述的形成半導體元件的方法，更包括：在形成所述第一介電層之前在所述晶圓之所述前側上方形成第二介電層，所述第二介電層具有大於所述第二預定臨界值的第二收縮率；以及在形成所述第二介電層後及在形成所述第一介電層之前固化所述第二介電層，其中在固化所述第二介電層後，所述第二介電層之上部表面的最高點與所述第二介電層之所述上部表面的最低點之間的第二距離大於所述第三預定臨界值。
  10. 一種半導體元件，包括：晶粒，具有晶粒連接件及鈍化層，所述晶粒連接件延伸穿過所述鈍化層；第一介電層，位於所述鈍化層上方，所述第一介電層具有與所述晶粒連接件實體接觸之第一部分且具有與所述晶粒連接件間隔開之第二部分，所述第一介電層之所述第一部分的上部表面比 所述第一介電層之所述第二部分的上部表面自所述鈍化層延伸得更遠；以及第二介電層，位於所述第一介電層之所述第二部分的所述上部表面上方，其中所述晶粒連接件、所述第二介電層以及所述第一介電層之所述第一部分具有齊平的相同上部表面。
  11. 如申請專利範圍第10項所述的半導體元件，其中所述第一介電層具有第一收縮率，所述第一收縮率大於所述第二介電層之第二收縮率。
  12. 如申請專利範圍第11項所述的半導體元件，更包括：模製材料，圍繞所述晶粒、圍繞所述第一介電層且圍繞所述第二介電層，所述模製材料之上部表面與所述第二介電層之所述上部表面齊平；以及重佈線結構，位於所述模製材料上方且電耦合至所述晶粒。
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