CN105529355A - 沟槽型超级结外延填充方法 - Google Patents
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Abstract
本发明公开了一种沟槽型超级结外延填充方法，包括步骤：步骤一、提供一形成有N型外延层的半导体衬底。步骤二、在N型外延层中形成多个沟槽。步骤三、采用外延生长中在沟槽中填充具有层次结构的P型外延层，层次结构通过调节硼烷气体通入速率实现。本发明能降低超级结形成的器件的开关速度、减少对外电磁干扰。
Description
技术领域
本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种沟槽型超级结外延填充方法。
背景技术
超级结为由形成于半导体衬底中的交替排列的P型薄层和N型薄层组成，现有超级结的制造方法中包括采用沟槽外延填充形成的方法以及采用多次外延加离子注入的形成方法。
多次外延加离子注入方法形成的超级结成本较高，工艺时间长。而采用沟槽外延填充形成的方法则成本相对低，生产效率高，在现有工艺中大多采用沟槽外延填充形成的方法形成超级结，由于这种方法是通过沟槽工艺制作超级结，故将形成的超级结称为沟槽型超级结。如图1所示，是现有沟槽型超级结的制造方法形成的超级结的结构示意图；现有沟槽型超级结外延填充方法的步骤为：
首先、提供一半导体衬底如硅衬底，在硅半导体衬底表面形成N型外延层101,在N型外延层101的表面形成硬质掩膜层102。
其次、采用干法刻蚀工艺对硬质掩膜层102进行刻蚀形成沟槽的图形。
之后、以硬质掩膜层102为掩膜对N型外延层101进行刻蚀形成沟槽103。
之后、然后利用外延填充(EPIFilling)的方式在刻出的沟槽103中填充P型外延层104。
沟槽103深度较深，如30微米～50微米，故也称深沟槽。现有外延填充工艺形成的P型外延层104一般为单一浓度，即从沟槽的底部到顶部掺杂浓度相同，都是采用在一定的温度条件如950摄氏度下以一定速率通入硼烷气体来实现掺杂，P型外延层104在沟槽103内从下往上生长，最后填满整个沟槽103。
现有沟槽型超级结的制造方法形成的超级结所带来的缺点是会使器件开关速度具有较快的值，从而使电磁干扰性能(EMI)性能较弱。
发明内容
本发明所要解决的技术问题是提供一种沟槽型超级结外延填充方法，能降低超级结形成的器件的开关速度、减少对外电磁干扰。
为解决上述技术问题，本发明提供的沟槽型超级结外延填充方法包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面形成有N型外延层。
步骤二、采用干法刻蚀工艺在所述N型外延层中形成多个沟槽。
步骤三、采用外延生长中在所述沟槽中填充P型外延层，由填充于所述沟槽中的所述P型外延层组成P型薄层，由所述沟槽之间的所述N型外延层组成N型薄层，所述N型薄层和所述P型薄层交替排列组成超级结。
所述P型外延层的外延生长过程中通过向所述沟槽中通入硼烷气体实现P型掺杂；所述P型外延层由多个P型掺杂浓度不同的P型外延子层叠加形成，各所述P型外延子层的P型掺杂浓度通过调节所述硼烷气体的通入速率调节，不同掺杂浓度的各所述P型外延子层使整个所述P型外延层形成层次结构，通过具有层次结构的所述P型外延层的设置来提高所述超级结的完全反偏的时间、降低开关速度，从而减少器件对外电磁干扰。
进一步的改进是，在保证所述P型外延层具有层次结构的条件下，以及保证所述N型薄层和所述P型薄层的电荷平衡的条件下，各所述P型外延子层的所述硼烷气体的通入速率以及时间占比随机设定。
进一步的改进是，在保证所述P型外延层具有层次结构的条件下，以及保证所述N型薄层和所述P型薄层的电荷平衡的条件下，将各所述P型外延子层的所述硼烷气体的通入速率设定为大小不同的值，时间占比根据对应的所述P型外延子层所需厚度设定。
进一步的改进是，所述沟槽的深度为30微米～50微米。
进一步的改进是，步骤三中所述外延生长的温度为950℃。
进一步的改进是，步骤二中形成所述沟槽包括如下分步骤：
步骤21、在所述N型外延层表面形成硬质掩模层。
步骤22、在所述硬质掩模层表面涂布光刻胶，进行光刻工艺将所述沟槽形成区域打开。
步骤23、以所述光刻胶为掩模对所述硬质掩模层进行刻蚀，该刻蚀工艺将所述沟槽形成区域的所述硬质掩模层去除、所述沟槽外的所述硬质掩模层保留。
步骤24、去除所述光刻胶，以所述硬质掩模层为掩模对所述N型外延层进行刻蚀形成所述沟槽。
进一步的改进是，所述硬质掩模层的组成材料为氧化层或氮化层。
本发明通过外延填充沟槽的工艺中对硼烷气体的通入速率进行了特别的设定，通过改变硼烷气体的通入速率来使形成的P型外延层具有由掺杂浓度不同的层次结构的P型外延子层叠加形成的层次结构，通过具有层次结构的所述P型外延层的设置来提高超级结的完全反偏的时间、降低开关速度，从而能降低电压变化(dV/dt)和电流变化(dI/dt)剧烈程度，减少超级结器件对外电磁干扰。
另外，本发明通过改变外延填充中的硼烷气体的通入速率即可实现提高超级结器件的电磁干扰性能的效果，工艺成本低。且本发明能够在保证所述P型外延层具有层次结构的条件下，以及保证所述N型薄层和所述P型薄层的电荷平衡的条件下，对硼烷气体的通入速率的大小值和时间占比能够任意随机设置，工艺实现起来非常容易。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有沟槽型超级结的制造方法形成的超级结的结构示意图；
图2是本发明实施例方法的流程图；
图3是本发明实施例方法形成的超级结的结构示意图。
具体实施方式
首先说明一下随着超级结工艺的不断改良，而产生的EMI问题：目前量产工艺的扩散电阻(RSP)已经可以做到接近10mohm·cm2。这带来的是器件面积的大幅缩小，这在制作成本上是一个巨大的优势。但由于器件面积的大幅缩小，也带来了一些其他问题，EMI问题便是其中之一。EMI是由于器件缩小后，所有寄生电容也都因面积缩小而缩小，导致器件开关速度急剧增加，更高的dV/dt,dI/dt非常容易导致电路中的寄生电容电感产生震荡，从而带来超量的电磁辐射，即EMI问题。
现有方法中，沟槽填充形成的超级结的器件比采用多次外延生长加离子注入形成的超级结的器件的EMI问题更加突出。针对这两者的区别，本申请创造性的将多次外延生长加离子注入所具有的多次外延生长这一特征结合到沟槽的外延填充工艺中，以解决沟槽填充形成的超级结的器件所带来的EMI问题。具体请参考如下的本发明实施例所做的详细说明。
如图2所示，是本发明实施例方法的流程图；如图3所示，是本发明实施例方法形成的超级结的结构示意图。本发明实施例沟槽型超级结外延填充方法包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面形成有N型外延层1。
步骤二、采用干法刻蚀工艺在所述N型外延层1中形成多个沟槽3。本发明实施例中，形成所述沟槽3包括如下分步骤：
步骤21、在所述N型外延层1表面形成硬质掩模层2。所述硬质掩模层2的组成材料为氧化层或氮化层。
步骤22、在所述硬质掩模层2表面涂布光刻胶，进行光刻工艺将所述沟槽3形成区域打开。
步骤23、以所述光刻胶为掩模对所述硬质掩模层2进行刻蚀，该刻蚀工艺将所述沟槽3形成区域的所述硬质掩模层2去除、所述沟槽3外的所述硬质掩模层2保留。
步骤24、去除所述光刻胶，以所述硬质掩模层2为掩模对所述N型外延层1进行刻蚀形成所述沟槽3。本发明实施例中，所述沟槽3的深度为30微米～50微米，在其他实施例中，所述沟槽3的深度也能为其他实际工艺所需要的值。
步骤三、采用外延生长中在所述沟槽3中填充P型外延层，由填充于所述沟槽3中的所述P型外延层组成P型薄层，由所述沟槽3之间的所述N型外延层1组成N型薄层，所述N型薄层和所述P型薄层交替排列组成超级结。
所述P型外延层的外延生长过程中通过向所述沟槽3中通入硼烷气体实现P型掺杂；所述P型外延层由多个P型掺杂浓度不同的P型外延子层叠加形成，图3中示意出了两个P型外延子层，分别用标记4a和4b示出。
各所述P型外延子层的P型掺杂浓度通过调节所述硼烷气体的通入速率调节，不同掺杂浓度的各所述P型外延子层使整个所述P型外延层形成层次结构，通过具有层次结构的所述P型外延层的设置来提高所述超级结的完全反偏的时间、降低开关速度，从而减少超级结器件的对外电磁干扰。
本发明实施例中，在保证所述P型外延层具有层次结构的条件下，以及保证所述N型薄层和所述P型薄层的电荷平衡的条件下，各所述P型外延子层的所述硼烷气体的通入速率以及时间占比随机设定。由于各所述P型外延子层的所述硼烷气体的通入速率以及时间占比能随机任意设定，这样工艺实现起来非常简单和方便。在其他实施例中，也能为：在保证所述P型外延层具有层次结构的条件下，以及保证所述N型薄层和所述P型薄层的电荷平衡的条件下，将各所述P型外延子层的所述硼烷气体的通入速率设定为大小不同的值，时间占比根据对应的所述P型外延子层所需厚度设定；也即能够根据超级结的其它需要来确定由于各所述P型外延子层的所述硼烷气体的通入速率以及时间占比，能和超级结的其它性能的提升很好的兼容。
本发明实施例中，所述外延生长的温度为950℃；在其它实施例中所述外延生长的温度也能为其它值。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (7)
1.一种沟槽型超级结外延填充方法，其特征在于，包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面形成有N型外延层；
步骤二、采用干法刻蚀工艺在所述N型外延层中形成多个沟槽；
步骤三、采用外延生长中在所述沟槽中填充P型外延层，由填充于所述沟槽中的所述P型外延层组成P型薄层，由所述沟槽之间的所述N型外延层组成N型薄层，所述N型薄层和所述P型薄层交替排列组成超级结；
所述P型外延层的外延生长过程中通过向所述沟槽中通入硼烷气体实现P型掺杂；所述P型外延层由多个P型掺杂浓度不同的P型外延子层叠加形成，各所述P型外延子层的P型掺杂浓度通过调节所述硼烷气体的通入速率调节，不同掺杂浓度的各所述P型外延子层使整个所述P型外延层形成层次结构，通过具有层次结构的所述P型外延层的设置来提高所述超级结的完全反偏的时间、降低开关速度，从而减少超级结器件的对外电磁干扰。
2.如权利要求1所述的沟槽型超级结外延填充方法，其特征在于：在保证所述P型外延层具有层次结构的条件下，以及保证所述N型薄层和所述P型薄层的电荷平衡的条件下，各所述P型外延子层的所述硼烷气体的通入速率以及时间占比随机设定。
3.如权利要求1所述的沟槽型超级结外延填充方法，其特征在于：在保证所述P型外延层具有层次结构的条件下，以及保证所述N型薄层和所述P型薄层的电荷平衡的条件下，将各所述P型外延子层的所述硼烷气体的通入速率设定为大小不同的值，时间占比根据对应的所述P型外延子层所需厚度设定。
4.如权利要求1所述的沟槽型超级结外延填充方法，其特征在于：所述沟槽的深度为30微米～50微米。
5.如权利要求1所述的沟槽型超级结外延填充方法，其特征在于：步骤三中所述外延生长的温度为950℃。
6.如权利要求1所述的沟槽型超级结外延填充方法，其特征在于：步骤二中形成所述沟槽包括如下分步骤：
步骤21、在所述N型外延层表面形成硬质掩模层；
步骤22、在所述硬质掩模层表面涂布光刻胶，进行光刻工艺将所述沟槽形成区域打开；
步骤23、以所述光刻胶为掩模对所述硬质掩模层进行刻蚀，该刻蚀工艺将所述沟槽形成区域的所述硬质掩模层去除、所述沟槽外的所述硬质掩模层保留；
步骤24、去除所述光刻胶，以所述硬质掩模层为掩模对所述N型外延层进行刻蚀形成所述沟槽。
7.如权利要求6所述的沟槽型超级结外延填充方法，其特征在于：所述硬质掩模层的组成材料为氧化层或氮化层。
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Cited By (2)
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|---|---|---|---|---|
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3293772A1 (en) * | 2016-09-08 | 2018-03-14 | Goodrich Corporation | Apparatus and methods of electrically conductive optical semiconductor coating |
| EP3294048A1 (en) * | 2016-09-08 | 2018-03-14 | Goodrich Corporation | Apparatus and methods of electrically conductive optical semiconductor coating |
| JP2018045236A (ja) * | 2016-09-08 | 2018-03-22 | グッドリッチ コーポレイション | 導電性光半導体コーティングの装置及び方法 |
| US10126656B2 (en) | 2016-09-08 | 2018-11-13 | Goodrich Corporation | Apparatus and methods of electrically conductive optical semiconductor coating |
| US10228495B2 (en) | 2016-09-08 | 2019-03-12 | Goodrich Corporation | Apparatus and methods of electrically conductive optical semiconductor coating |
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| JP2022027776A (ja) * | 2016-09-08 | 2022-02-14 | グッドリッチ コーポレイション | 導電性光半導体コーティングの装置及び方法 |
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