CN105519036B - 接收装置 - Google Patents

接收装置 Download PDF

Info

Publication number
CN105519036B
CN105519036B CN201580001521.1A CN201580001521A CN105519036B CN 105519036 B CN105519036 B CN 105519036B CN 201580001521 A CN201580001521 A CN 201580001521A CN 105519036 B CN105519036 B CN 105519036B
Authority
CN
China
Prior art keywords
digital signal
voltage
clock
reception device
control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580001521.1A
Other languages
English (en)
Other versions
CN105519036A (zh
Inventor
三浦贤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
THine Electronics Inc
Original Assignee
THine Electronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by THine Electronics Inc filed Critical THine Electronics Inc
Publication of CN105519036A publication Critical patent/CN105519036A/zh
Application granted granted Critical
Publication of CN105519036B publication Critical patent/CN105519036B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/02Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/0807Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/085Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/099Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/0054Detection of the synchronisation error by features other than the received signal transition
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/0079Receiver details
    • H04L7/0083Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/0079Receiver details
    • H04L7/0087Preprocessing of received signal for synchronisation, e.g. by code conversion, pulse generation or edge detection
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/02Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/04Speed or phase control by synchronisation signals
    • H04L7/048Speed or phase control by synchronisation signals using the properties of error detecting or error correcting codes, e.g. parity as synchronisation signal
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/04Speed or phase control by synchronisation signals
    • H04L7/10Arrangements for initial synchronisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Dc Digital Transmission (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

提供能够缩短直到数字信号中暂时的噪声叠加不再存在后而能够由该数字信号复原原本的数据和时钟为止的时间的接收装置。接收装置(20)具有:接收器部(21)、电压控制振荡器(22)、采样器部(23)、控制电压生成部(24)、异常检测部(25)、训练控制部(26)以及均衡器控制部(27)。接收器部(21)包括均衡器部(21A)。当异常检测部(25)检测出数字信号的异常时,接收装置(20)使控制电压生成部(24)进行的相位频率的比较停止。

Description

接收装置
技术领域
本发明涉及接收装置。
背景技术
公知有如下的CDR(clock data recovery:时钟数据恢复)技术:从发送装置向传输路径发出在数据中嵌入了时钟信息的数字信号,在接收到经由该传输路径到达的数字信号的接收装置中复原数据和时钟(参照专利文献1)。在CDR技术中,接收装置利用复原后的时钟对数字信号进行采样而生成复原后的数据,并且以使得在数字信号或者复原数据与复原时钟之间相位和频率一致的方式进行反馈控制来生成复原时钟。
在先技术文献
专利文献
专利文献1:国际公开第2009/060763号
发明内容
发明要解决的课题
在具有采用CDR技术的发送装置和接收装置的收发系统中,当从发送装置经由传输路径向接收装置传输数字信号时,有时候会由于静电等外因而导致噪声暂时叠加于数字信号中。在这种情况下,当接收装置要通过反馈控制根据叠加了噪声的数字信号来复原数据和时钟时,会复原出与原本的频率/相位存在较大不同的频率/相位的时钟,另外,会复原出与原本的值不同的值的数据。
而且,当在数字信号中噪声的叠加不再存在后,接收装置能够利用反馈控制根据未叠加噪声的数字信号复原出具有原本的频率/相位的时钟,另外,能够复原出具有原本的值的数据。但是,在现有技术中,直到数字信号中暂时的噪声叠加不再存在后而能够根据该数字信号复原原本的数据和时钟为止有时候会需要较长时间。
本发明就是为了解决上述问题点而完成的,其目的在于提供一种接收装置,该接收装置能够缩短直到在数字信号中暂时的噪声叠加不再存在后而能够根据该数字信号复原原本的数据和时钟为止的时间。
用于解决课题的手段
本发明的接收装置是接收从发送装置发送并经由传输路径到达的数字信号的接收装置,其特征在于,该接收装置具有:电压控制振荡器,其输入控制电压,输出与控制电压的值对应的频率的时钟;采样器部,其输入数字信号,并且输入从电压控制振荡器输出的时钟,对时钟所指示的定时下的数字信号的数据进行采样保持并输出;控制电压生成部,其求出数字信号或者数据与时钟之间的相位之差或者频率之差,生成具有该差变小的值的控制电压并向电压控制振荡器输出;以及异常检测部,其检测数字信号的异常,当异常检测部检测出数字信号的异常时,该接收装置使控制电压生成部进行的相位频率的比较停止。
此外,本发明的接收装置是接收从发送装置发送并经由传输路径到达的数字信号的接收装置,其特征在于,该接收装置具有:电压控制振荡器,其输入控制电压,输出与控制电压的值对应的频率的时钟;均衡器部,其对接收到的数字信号中的由传输路径的特性导致的波形变化进行补偿;均衡器控制部,其控制均衡器部进行的补偿动作;采样器部,其输入从均衡器部输出的数字信号,并且输入从电压控制振荡器输出的时钟,对时钟指示的定时下的数字信号的数据进行采样保持并输出;控制电压生成部,其求出数字信号或者数据与时钟之间的相位之差或者频率之差,生成具有该差变小的值的控制电压并向电压控制振荡器输出;以及异常检测部,其检测数字信号的异常,当异常检测部检测出数字信号的异常时,该接收装置使均衡器控制部进行的控制动作停止,使检测出该异常之前的均衡器部进行的补偿动作继续。
此外,本发明的接收装置是接收从发送装置发送并经由传输路径到达的数字信号的接收装置,其特征在于,该接收装置具有:电压控制振荡器,其输入控制电压,输出与控制电压的值对应的频率的时钟;采样器部,其输入数字信号,并且输入从电压控制振荡器输出的时钟,对时钟所指示的定时下的数字信号的数据进行采样保持并输出,且利用其结果对接收到的数字信号中的由传输路径的特性导致的波形变化进行补偿;均衡器控制部,其控制采样器部进行的补偿动作;控制电压生成部,其求出数字信号或者数据与时钟之间的相位之差或者频率之差,生成具有该差变小的值的控制电压并向电压控制振荡器输出;以及异常检测部,其检测数字信号的异常,当异常检测部检测出数字信号的异常时,该接收装置使均衡器控制部进行的控制动作停止,使检测出该异常之前的采样器部进行的补偿动作继续。
此外,本发明的接收装置是接收从发送装置发送并经由传输路径到达的数字信号的接收装置,其特征在于,该接收装置具有:电压控制振荡器,其输入控制电压,输出与控制电压的值对应的频率的时钟;采样器部,其输入数字信号,并且输入从电压控制振荡器输出的时钟,对时钟所指示的定时下的数字信号的数据进行采样保持并输出;控制电压生成部,其求出数字信号或者数据与时钟之间的相位之差或者频率之差,生成具有该差变小的值的控制电压并向电压控制振荡器输出;异常检测部,其检测数字信号的异常;以及训练控制部,当异常检测部检测出数字信号的异常时,该训练控制部对发送装置指示发送训练模式,并且对控制电压生成部指示根据从发送装置发送并到达的训练模式或者从采样器部输出的所述数据进行频率的比较。
在本发明的接收装置中,异常检测部可以根据从采样器部输出的数据的模式来检测数字信号的异常,也可以根据接收到的数字信号的电压值来检测数字信号的异常。
本发明的收发系统的特征在于,该收发系统具有:发送装置,其发送数字信号;以及接收从发送装置发送并经由传输路径到达的数字信号的上述的本发明的接收装置。另外,当接收装置对发送装置指示发送训练模式时,发送装置向接收装置发送训练模式。
发明效果
根据本发明,能够缩短直到数字信号中暂时的噪声叠加不再存在后而能够根据该数字信号复原原本的数据和时钟为止的时间。
附图说明
图1是示出本实施方式的收发系统1的结构的图。
图2是说明CDR的状态迁移的图。
图3是示出接收装置20的变形例的结构的图。
具体实施方式
下面参照附图详细地说明用于实施本发明的方式。此外,在附图的说明中,对相同的要素标注相同的标号并省略重复的说明。
图1是示出本实施方式的收发系统1的结构的图。收发系统1具有发送装置10和接收装置20。发送装置10与接收装置20通过传输路径31、32连接。发送装置10向传输路径31发出在数据中嵌入了时钟信息的数字信号。接收装置20接收经由传输路径31到达的数字信号,并根据该数字信号复原数据和时钟。
发送装置10具有驱动器部11和训练模式生成部12。驱动器部11除了向传输路径31发送数字信号之外,也向传输路径31发送由训练模式生成部12生成并输出的训练模式(例如,按照每一比特切换(toggle)值的模式)。
接收装置20具有:接收器部21、电压控制振荡器22、采样器部23、控制电压生成部24、异常检测部25、训练控制部26以及均衡器控制部27。接收器部21包括均衡器部21A。接收器部21输入经由传输路径31到达的数字信号,并对该数字信号执行均衡器部21A进行的处理等之后,向采样器部23输出该处理后的数字信号。均衡器部21A对接收到的数字信号中的由传输路径31的特性导致的波形变化进行补偿,并输出该补偿后的数字信号。
电压控制振荡器22输入从控制电压生成部24输出的控制电压Vc,且输出与该控制电压Vc的值对应的频率的时钟。采样器部23输入从接收器部21输出的数字信号,并且输入从电压控制振荡器22输出的时钟,且对时钟所指示的定时下的数字信号的数据进行采样保持并进行输出。采样器部23包括均衡器部23A。均衡器部23A使用采样保持的数据,对接收到的数字信号中的由传输路径31的特性导致的波形变化进行补偿。
控制电压生成部24求出从接收器部21输出的数字信号或者从采样器部23输出的数据与从电压控制振荡器22输出的时钟之间的相位或者频率之差。而且,控制电压生成部24生成具有该差变小的值的控制电压Vc并向电压控制振荡器22输出。
控制电压生成部24构成为包括相位频率比较部、电荷泵以及环路滤波器。相位频率比较部根据在采样器部23中通过过采样而得到的数据来求得数据与时钟之间的相位或者频率的关系。电荷泵根据由相位频率比较部求得的相位或者频率的关系,向环路滤波器输出充电或者放电中的任意的电流脉冲。环路滤波器包括电容元件,通过电荷泵对电容元件的充电或者放电而增减输出电压(控制电压Vc)。
电压控制振荡器22、采样器部23以及控制电压生成部24构成反馈环。通过该反馈环,以使得从采样器部23输出的数据与从电压控制振荡器22输出的时钟之间的相位和频率的差变小的方式进行控制。在该状态下从电压控制振荡器22输出的时钟成为根据接收到的数字信号复原后的时钟。另外,从采样器部23输出的数据成为根据接收到的数字信号复原后的数据。
异常检测部25检测数字信号的异常。异常检测部25能够根据从采样器部23输出的数据的模式来检测数字信号的异常。编码(例如8B10B编码)后的数据的模式受到基于该编码的制约的结果为,连续的规定数量的比特的电平不会相同,且连续的规定数量的比特的电平的平均值不会脱离出规定范围。因此,在从采样器部23输出的数据的模式脱离了该制约条件的情况下,异常检测部25能够检测出数字信号是异常的。
训练控制部26向传输路径32发送信号,该信号指示发送装置10发送训练模式。接收到该信号的发送装置10从驱动器部11向传输路径31发送由训练模式生成部12生成并输出的训练模式。另外,训练控制部26对控制电压生成部24指示根据从发送装置10发送并到达的训练模式或者从采样器部23输出的数据来进行频率的比较。
均衡器控制部27根据从采样器部23输出的数据,控制均衡器部21A进行的数字信号的波形补偿的动作。例如,均衡器部21A通过选择性地放大接收到的数字信号中的高频成分来补偿数字信号的波形。均衡器控制部27根据从采样器部23输出的数据来判断均衡器部21A中针对高频成分的放大率是否为合理的范围,并根据该判断结果来控制均衡器部21A中针对高频成分的放大率。
图2是说明CDR的状态迁移的图。作为CDR的状态,存在初始状态、训练状态以及通常状态。在初始状态下,发送装置10和接收装置20进行信号传输的前期准备。当这样的初始化结束时,从初始状态迁移到训练状态。在训练状态下,发送装置10发送训练模式。接收装置20成为根据该训练模式在数据与时钟之间进行频率比较,在二者之间取得频率的同步的频率比较状态。当这样的频率同步结束时,从训练状态迁移到通常状态。在通常状态下,发送装置10发送通常数据(例如图像数据)。接收装置20能够根据该通常数据在数据与时钟之间进行相位比较,在二者之间取得相位的同步,而复原数据和时钟。
在接收到的数字信号中不存在叠加的噪声或者叠加的噪声较小的情况下(在数字信号正常的情况下),从初始状态迁移到训练状态,从训练状态再迁移到通常状态,且继续在数据与时钟之间取得相位同步的通常状态。在这种情况下,能够正常地复原数据和时钟。
如果在通常状态下,当从发送装置10经由传输路径31向接收装置20传输数字信号时,在由于静电等外因而导致在数字信号中叠加了噪声的情况下(在数字信号异常的情况下),当数据与时钟之间的相位同步的偏离变大时,从通常状态迁移到训练状态。另外,如果在训练状态下频率同步的偏离变大时,从训练状态迁移到初始状态。在数字信号中叠加了噪声的期间中,也控制为从初始状态迁移到训练状态,并且控制为从训练状态迁移到通常状态。但是,在这种情况下被复原的数据和时钟不准确。
当数字信号从异常的情况向正常的情况恢复时,即使之前是通常状态,但因为数据与时钟之间的相位同步的偏离变大,因此从通常状态迁移到训练状态。另外,如果在该训练状态下频率同步的偏离较大,则从训练状态迁移到初始状态。因此,当从初始状态迁移到训练状态且再从训练状态迁移到通常状态之后,能够复原出具有原本的频率/相位的时钟,并且能够复原出具有原本的值的数据。其结果为,直到数字信号中暂时的噪声叠加不再存在后而能够复原原本的数据和时钟为止有时候会需要较长时间。
另外,在对均衡器部21A进行的数字信号的波形补偿的动作进行控制的均衡器控制部27中,当数字信号中暂时叠加了噪声时,使均衡器部21A转移到不是最佳的状态,之后当数字信号恢复到正常的情况时,使均衡器部21A返回到最佳的状态。在这种情况下,直到使均衡器部21A返回到最佳的状态而能够复原原本的数据和时钟为止有时候也需要较长时间。
而在本实施方式的接收装置20中,当异常检测部25检测出数字信号的异常时,进行以下处理1~4中的任意处理。此外,既可以进行处理1~4中的2或者3的处理,也可以进行处理1~4中的全部处理。
在处理1中,当异常检测部25检测出数字信号的异常时,接收装置20使控制电压生成部24进行的相位频率的比较停止。由此,能够使电压控制振荡器22继续进行检测出该异常之前的频率的时钟的输出。能够将噪声不再存在后的频率偏离抑制得较小,能够缩短直到能够复原原本的数据和时钟为止的时间。
在处理2中,当异常检测部25检测出数字信号的异常时,接收装置20使均衡器控制部27进行的控制动作停止,使检测出该异常之前的均衡器部21A进行的补偿动作继续。由此,能够将消除不再存在后的均衡器部21A的状态迁移抑制得较小,能够缩短直到能够复原原本的数据和时钟为止的时间。
在处理3中,当异常检测部25检测出数字信号的异常时,接收装置20使均衡器控制部27进行的控制动作停止,使检测出该异常之前的均衡器部23A进行的补偿动作继续。由此,能够将噪声不再存在后的均衡器部23A的状态迁移抑制得较小,能够缩短直到能够复原原本的数据和时钟为止的时间。
在处理4中,当异常检测部25检测出数字信号的异常时,接收装置20通过训练控制部26对发送装置10指示发送训练模式,并且对控制电压生成部24指示根据从发送装置10发送并到达的训练模式或者从采样器部23输出的数据进行频率的比较。这样,通过预先使接收装置20成为输入训练模式且进行频率比较的状态,当噪声不再存在后能够立刻进行频率同步。因为频率同步的能力提高,因此不会再次转移到初始状态而进行频率同步,能够缩短直到能够复原原本的数据和时钟为止的时间。
这样,在本实施方式中,能够缩短直到在数字信号中暂时的噪声叠加不再存在后而能够复原原本的数据和时钟为止的时间,其结果为,能够提高传输特性。
图3是示出接收装置20的变形例的结构的图。相对于图1所示的接收装置20的异常检测部25根据从采样器部23输出的数据的模式来检测数字信号的异常来说,图3所示的接收装置20的异常检测部25根据接收到的数字信号的电压值来检测数字信号的异常。即,该异常检测部25在数字信号的电压值脱离通常动作时的电压范围的情况下,能够检测出数字信号是异常的。在传输路径31是差动线路的情况下,异常检测部25可以监视构成差动线路的两条线路各自的电压值是否脱离通常动作时的电压范围,也可以监视这两条线路各自的电压值的差是否脱离通常动作时的电压范围。
在这种情况下同样,在接收装置20中,当异常检测部25检测出数字信号的异常时,进行所述处理1~4中的任意处理。由此,能够缩短直到在数字信号中暂时的噪声叠加不再存在后而能够复原原本的数据和时钟为止的时间,其结果为,能够提高传输特性。
本发明并不限定于上述实施方式,能够进行各种变形。例如,当异常检测部25检测到数字信号的异常时可以立刻进行上述的处理1~4中的任意处理,也可以当异常检测部25检测出数字信号的异常的期间持续了规定时间以上时再进行处理1~4中的任意处理。另外,可以当异常检测部25结束数字信号的异常检测时结束处理1~4,也可以在开始处理1~4之后经过了规定时间时再结束各处理。
标号说明
1:收发系统;10:发送装置;11:驱动器部;12:训练模式生成部;20:接收装置;21:接收器部;21A:均衡器部;22:电压控制振荡器;23:采样器部;24:控制电压生成部;25:异常检测部:26:训练控制部;27:均衡器控制部;31、32:传输路径。

Claims (8)

1.一种接收装置,其接收从发送装置发送并经由传输路径到达的数字信号,其特征在于,
该接收装置具有:
电压控制振荡器,其输入控制电压,输出与所述控制电压的值对应的频率的时钟;
采样器部,其输入所述数字信号,并且输入从所述电压控制振荡器输出的时钟,对所述时钟所指示的定时下的所述数字信号的数据进行采样保持并输出;
控制电压生成部,其求出所述数字信号或者所述数据与所述时钟之间的相位之差或者频率之差,生成具有该差变小的值的所述控制电压并向所述电压控制振荡器输出;以及
异常检测部,其检测作为噪声暂时叠加在所述数字信号上的结果的异常,
当所述异常检测部检测出所述数字信号的异常时,该接收装置使所述控制电压生成部进行的相位或者频率的比较停止。
2.一种接收装置,其接收从发送装置发送并经由传输路径到达的数字信号,其特征在于,
该接收装置具有:
电压控制振荡器,其输入控制电压,输出与所述控制电压的值对应的频率的时钟;
均衡器部,其对接收到的所述数字信号中的由所述传输路径的特性导致的波形变化进行补偿;
均衡器控制部,其控制所述均衡器部进行的补偿动作;
采样器部,其输入从所述均衡器部输出的所述数字信号,并且输入从所述电压控制振荡器输出的时钟,对所述时钟指示的定时下的所述数字信号的数据进行采样保持并输出;
控制电压生成部,其求出所述数字信号或者所述数据与所述时钟之间的相位之差或者频率之差,生成具有该差变小的值的所述控制电压并向所述电压控制振荡器输出;以及
异常检测部,其检测作为噪声暂时叠加在所述数字信号上的结果的异常,
当所述异常检测部检测出所述数字信号的异常时,该接收装置使所述均衡器控制部进行的控制动作停止,使检测出该异常之前的所述均衡器部进行的补偿动作继续。
3.一种接收装置,其接收从发送装置发送并经由传输路径到达的数字信号,其特征在于,
该接收装置具有:
电压控制振荡器,其输入控制电压,输出与所述控制电压的值对应的频率的时钟;
采样器部,其输入所述数字信号,并且输入从所述电压控制振荡器输出的时钟,对所述时钟所指示的定时下的所述数字信号的数据进行采样保持并输出,且利用其结果对接收到的所述数字信号中的由所述传输路径的特性导致的波形变化进行补偿;
均衡器控制部,其控制所述采样器部进行的补偿动作;
控制电压生成部,其求出所述数字信号或者所述数据与所述时钟之间的相位之差或者频率之差,生成具有该差变小的值的所述控制电压并向所述电压控制振荡器输出;以及
异常检测部,其检测作为噪声暂时叠加在所述数字信号上的结果的异常,
当所述异常检测部检测出所述数字信号的异常时,该接收装置使所述均衡器控制部进行的控制动作停止,使检测出该异常之前的所述采样器部进行的补偿动作继续。
4.一种接收装置,其接收从发送装置发送并经由传输路径到达的数字信号,其特征在于,
该接收装置具有:
电压控制振荡器,其输入控制电压,输出与所述控制电压的值对应的频率的时钟;
采样器部,其输入所述数字信号,并且输入从所述电压控制振荡器输出的时钟,对所述时钟所指示的定时下的所述数字信号的数据进行采样保持并输出;
控制电压生成部,其求出所述数字信号或者所述数据与所述时钟之间的相位之差或者频率之差,生成具有该差变小的值的所述控制电压并向所述电压控制振荡器输出;
异常检测部,其检测作为噪声暂时叠加在所述数字信号上的结果的异常;以及
训练控制部,当所述异常检测部检测出所述数字信号的异常时,该训练控制部对所述发送装置指示发送训练模式,并且对所述控制电压生成部指示根据从所述发送装置发送并到达的训练模式或者从所述采样器部输出的所述数据进行频率的比较。
5.根据权利要求1~4中的任意一项所述的接收装置,其特征在于,
所述异常检测部根据从所述采样器部输出的数据的模式来检测所述数字信号的异常。
6.根据权利要求1~4中任意一项所述的接收装置,其特征在于,
所述异常检测部根据接收到的所述数字信号的电压值来检测所述数字信号的异常。
7.一种收发系统,其特征在于,
该收发系统具有:
发送装置,其发送数字信号;以及
接收从所述发送装置发送并经由传输路径到达的所述数字信号的权利要求1~6中的任意一项所述的接收装置。
8.一种收发系统,其特征在于,
该收发系统具有:
发送装置,其发送数字信号;以及
接收从所述发送装置发送并由传输路径到达的所述数字信号的权利要求4所述的接收装置,
当所述接收装置对所述发送装置指示发送训练模式时,所述发送装置向所述接收装置发送训练模式。
CN201580001521.1A 2014-04-10 2015-03-16 接收装置 Active CN105519036B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014-080815 2014-04-10
JP2014080815A JP6703364B2 (ja) 2014-04-10 2014-04-10 受信装置
PCT/JP2015/057705 WO2015156089A1 (ja) 2014-04-10 2015-03-16 受信装置

Publications (2)

Publication Number Publication Date
CN105519036A CN105519036A (zh) 2016-04-20
CN105519036B true CN105519036B (zh) 2019-04-26

Family

ID=54287670

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580001521.1A Active CN105519036B (zh) 2014-04-10 2015-03-16 接收装置

Country Status (5)

Country Link
US (1) US10333692B2 (zh)
EP (1) EP3131227B1 (zh)
JP (1) JP6703364B2 (zh)
CN (1) CN105519036B (zh)
WO (1) WO2015156089A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI741227B (zh) * 2018-11-13 2021-10-01 瑞鼎科技股份有限公司 接收器之輸入偵測電路及其運作方法
EP4032238A4 (en) 2019-09-19 2023-09-20 MACOM Technology Solutions Holdings, Inc. USE AN ISI OR Q CALCULATION TO ADJUST EQUALIZER SETTINGS
FR3101218B1 (fr) * 2019-09-23 2022-07-01 Macom Tech Solutions Holdings Inc Adaptation d’égaliseur sur la base de mesures de dispositif de surveillance de l’œil
WO2021076800A1 (en) 2019-10-15 2021-04-22 Macom Technology Solutions Holdings, Inc. Finding the eye center with a low-power eye monitor using a 3-dimensional algorithm
WO2021142216A1 (en) 2020-01-10 2021-07-15 Macom Technology Solutions Holdings, Inc. Optimal equalization partitioning
US11575437B2 (en) 2020-01-10 2023-02-07 Macom Technology Solutions Holdings, Inc. Optimal equalization partitioning
US11616529B2 (en) 2021-02-12 2023-03-28 Macom Technology Solutions Holdings, Inc. Adaptive cable equalizer

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03280708A (ja) * 1990-03-29 1991-12-11 Ricoh Co Ltd 適応型等化器
JPH03297236A (ja) * 1990-04-16 1991-12-27 Japan Aviation Electron Ind Ltd データ伝送方式
JP2882117B2 (ja) * 1990-09-20 1999-04-12 株式会社日立製作所 データ再生装置
FR2673344B1 (fr) * 1991-02-22 1993-05-28 Telecommunications Sa Comparateur de phase/frequence pour circuit de recuperation de rythme.
JPH0676477A (ja) * 1992-08-26 1994-03-18 Hitachi Ltd 適応等化回路を有するデータ再生装置
JPH0927829A (ja) 1995-07-13 1997-01-28 Mitsubishi Electric Corp クロック再生回路およびこれを用いた受信装置
JP3350349B2 (ja) * 1995-09-26 2002-11-25 株式会社日立製作所 ディジタル情報信号再生回路及びディジタル情報装置
US6044123A (en) * 1996-10-17 2000-03-28 Hitachi Micro Systems, Inc. Method and apparatus for fast clock recovery phase-locked loop with training capability
US8363757B1 (en) * 1999-10-12 2013-01-29 Qualcomm Incorporated Method and apparatus for eliminating the effects of frequency offsets in a digital communication system
US7254198B1 (en) * 2000-04-28 2007-08-07 National Semiconductor Corporation Receiver system having analog pre-filter and digital equalizer
US6795494B1 (en) * 2000-05-12 2004-09-21 National Semiconductor Corporation Receiver architecture using mixed analog and digital signal processing and method of operation
KR100460207B1 (ko) * 2002-10-16 2004-12-08 학교법인 포항공과대학교 룩어헤드 디시젼 피드백 이퀄라이징 기법을 이용한 수신기
JP3749889B2 (ja) * 2002-10-17 2006-03-01 株式会社東芝 Prml検出を適用する信号処理デバイス、同デバイスを備えたディスク記憶装置、及び同装置におけるフィードバック制御のための信号処理方法
US7023941B1 (en) * 2003-03-11 2006-04-04 Pmc-Sierra, Inc. Joint equalization and timing acquisition for RZ signals
TWI280564B (en) * 2003-06-20 2007-05-01 Matsushita Electric Ind Co Ltd Regenerated signal processor and optical disk player
KR100502188B1 (ko) * 2003-08-14 2005-07-20 삼성전자주식회사 심볼 레이트 수신기의 타이밍 복원 회로 및 방법
US20050088935A1 (en) 2003-10-24 2005-04-28 Kohei Nakata Clock signal generation apparatus, apparatus for generating a clock signal using an information recording medium, integrated circuit, clock signal generation method, and method for generating a clock signal using an information recording medium
KR100615597B1 (ko) * 2004-05-27 2006-08-25 삼성전자주식회사 데이터 입력회로 및 방법
KR101080969B1 (ko) * 2004-08-18 2011-11-09 엘지전자 주식회사 디지털 수신기의 sfo 추정 방법 및 장치
US20080219392A1 (en) * 2005-07-13 2008-09-11 Koninklijke Philips Electronics, N.V. Data-Dependent Noise Predictor in Data-Aided Timing Recovery
KR100711095B1 (ko) 2005-08-11 2007-04-24 삼성전자주식회사 클럭 및 데이터 복원회로, 및 클럭 및 데이터 복원 방법
US7529320B2 (en) * 2005-09-16 2009-05-05 Agere Systems Inc. Format efficient timing acquisition for magnetic recording read channels
US7474990B2 (en) * 2005-09-29 2009-01-06 Techwell, Inc. Timing error detector for vestigial side band (VSB)
US8441751B1 (en) * 2006-08-18 2013-05-14 Marvell International Ltd. Dibit pulse extraction methods and systems
JP4557948B2 (ja) 2006-10-12 2010-10-06 ザインエレクトロニクス株式会社 クロックデータ復元装置
KR101300659B1 (ko) * 2007-01-19 2013-08-30 삼성전자주식회사 등화기를 갖는 수신기 및 그것의 등화방법
KR101253185B1 (ko) * 2007-03-26 2013-04-10 엘지전자 주식회사 디지털 방송 시스템 및 데이터 처리 방법
US8175193B2 (en) * 2007-03-29 2012-05-08 Lg Electronics Inc. Apparatus for recovering carrier wave in digital broadcasting receiver and method therefor
JP4558028B2 (ja) * 2007-11-06 2010-10-06 ザインエレクトロニクス株式会社 クロックデータ復元装置
CN101222288B (zh) * 2008-02-01 2011-07-20 华为技术有限公司 一种自适应网络抖动的ip网络传输方法、系统及设备
JP5535464B2 (ja) * 2008-10-24 2014-07-02 日本電気株式会社 Ts信号遅延検出調整方法及び装置
US8229020B2 (en) * 2009-03-23 2012-07-24 Oracle America, Inc. Integrated equalization and CDR adaptation engine with single error monitor circuit
JP5343749B2 (ja) * 2009-07-30 2013-11-13 富士通株式会社 光通信装置
JP2011041121A (ja) * 2009-08-17 2011-02-24 Renesas Electronics Corp 送受信装置およびその動作方法
CN102714499B (zh) * 2010-01-21 2016-10-19 美国莱迪思半导体公司 相位检测器电路和方法
CN102893334B (zh) * 2010-05-10 2016-04-13 马维尔国际贸易有限公司 用于偏移和增益纠正的方法和装置
US9450744B2 (en) * 2010-05-20 2016-09-20 Kandou Lab, S.A. Control loop management and vector signaling code communications links
JP2012129677A (ja) * 2010-12-14 2012-07-05 Sony Corp 受信装置及び方法、並びにプログラム
US8605847B2 (en) * 2011-03-09 2013-12-10 Lsi Corporation Receiver training with cycle slip detection and correction
JP5704988B2 (ja) * 2011-03-28 2015-04-22 三菱電機株式会社 通信装置
EP2754153A1 (en) * 2011-09-08 2014-07-16 Marvell World Trade Ltd. Method and apparatus for offset and gain correction
US8839020B2 (en) * 2012-01-24 2014-09-16 Qualcomm Incorporated Dual mode clock/data recovery circuit
US9048999B2 (en) * 2012-04-19 2015-06-02 Intel Corporation Unequalized clock data recovery for serial I/O receiver
US9178683B2 (en) * 2012-05-23 2015-11-03 Hughes Network Systems, Llc Method and apparatus for parallel demodulation of high symbol rate data streams in a communications system
US8948332B2 (en) * 2012-11-16 2015-02-03 Analog Devices, Inc. Method of static phase offset correction for a linear phase detector
TWI484318B (zh) * 2013-02-07 2015-05-11 Phison Electronics Corp 時脈資料回復電路模組及資料回復時脈的產生方法
US8885106B2 (en) * 2013-03-13 2014-11-11 Silicon Laboratories Inc. Multi-tuner using interpolative dividers
US8879615B1 (en) * 2013-03-14 2014-11-04 Pmc-Sierra Us, Inc. Equalization adaptation using timing detector
US20140281085A1 (en) * 2013-03-15 2014-09-18 Gregory L. Ebert Method, apparatus, system for hybrid lane stalling or no-lock bus architectures
US9312865B2 (en) * 2013-12-05 2016-04-12 Samsung Display Co., Ltd. Bimodal serial link CDR architecture
JP6337479B2 (ja) * 2014-01-24 2018-06-06 富士通株式会社 位相補間クロック発生回路
JP6371096B2 (ja) * 2014-04-09 2018-08-08 ザインエレクトロニクス株式会社 受信装置

Also Published As

Publication number Publication date
JP6703364B2 (ja) 2020-06-03
US10333692B2 (en) 2019-06-25
WO2015156089A1 (ja) 2015-10-15
EP3131227A4 (en) 2017-12-20
EP3131227A1 (en) 2017-02-15
EP3131227B1 (en) 2019-06-12
JP2015201809A (ja) 2015-11-12
CN105519036A (zh) 2016-04-20
US20160294542A1 (en) 2016-10-06

Similar Documents

Publication Publication Date Title
CN105519036B (zh) 接收装置
EP2211524B1 (en) Transmitter apparatus, receiver apparatus and communication system
CN101361312B (zh) 时钟数据恢复装置
US8929500B2 (en) Clock data recovery with out-of-lock detection
TW200950343A (en) Clock generation circuit, device communicating with a host, communication system and method used to generate output clock signal
US9182783B2 (en) Synchronization apparatus and field device
CN107306178A (zh) 时脉数据回复装置与方法
US20210091921A1 (en) Equalizer adaptation based on eye monitor measurements
US11144088B2 (en) Clocking synchronization method and apparatus
CN101755372B (zh) 考虑电信网络中路由切换的、用于电力网络的方法和保护设备
US9237004B2 (en) Clock data recovery circuit
CN106165299B (zh) 接收装置
JP7198485B2 (ja) 送信装置、受信装置、中継装置および送受信システム
US9091711B1 (en) Wide-range fast-lock frequency acquisition for clock and data recovery
WO2016064535A1 (en) Signal sampling timing drift compensation
CN110784213A (zh) 失锁检测器
WO2009038906A1 (en) Phase-frequency detector with high jitter tolerance
KR101666709B1 (ko) 세미 블라인드 오버샘플링 방식의 올 디지털 클럭 데이터 복원 장치 및 방법
US6181757B1 (en) Retiming method and means
EP4304093A1 (en) Clock and data recovery circuit using neural network circuit to obtain frequency difference information
JP2671012B2 (ja) タイミング抽出回路
TW200640190A (en) Polarity control system, access gateway, and polarity control method
US20040239376A1 (en) Continuously retraining sampler and method of use thereof
CN110971389A (zh) 通信系统、发送装置、接收装置、通信方法、发送方法及接收方法
US20040125903A1 (en) Digital phase detection with jitter filter

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant