CN105514078B - 图案化的引线框架 - Google Patents
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Abstract
本发明的各个实施例涉及一种图案化的引线框架。该引线框架具有配置为承受并且支撑具有各种大小的各种集成电路裸片的多个同心引线框架环。这些环通过间隙彼此分隔开并且通过多个连接杆耦合在一起。同心环可以是圆形的或者矩形是。连接杆可以从环对角地延伸出来或者与环垂直地延伸。
Description
技术领域
本申请涉及半导体裸片的封装,并且更加具体地,涉及引线框架封装体的环型或者线圈型地图案化的裸片焊盘。
背景技术
集成电路由已经经过处理以形成电子电路系统的半导体裸片形成。在将集成电路投入商业应用之前,通常以保护半导体裸片的方式对它们进行封装。按照各种方式对集成电路进行封装。尤其普遍的集成电路封装体类型是引线框架。
图1A和图1B是已知类型的集成电路封装体19的视图。图1A是包括引线框架10的集成电路封装体19的顶视图。框架包括中心裸片焊盘12、连接杆14和接线键合引线16。虚线框表示定位在引线框10上的集成电路裸片18。
图1B是在图1A的截面线1B上截取的集成电路封装体19的截面图。集成电路封装体19包括定位在引线框架10的裸片焊盘12上的集成电路裸片18。集成电路裸片18通过粘合膏24耦合至裸片焊盘。模制用料20包封集成电路裸片18和裸片焊盘12。键合接线22将接线键合引线16电耦合至集成电路裸片18。
常见的做法是,将引线框架的裸片加工成具有相对于待放置在其上的集成电路裸片的特定大小。这是因为,随着裸片焊盘面积区域(area)与集成电路裸片面积区域之比的增加,模制用料从引线框架脱层(delaminate)的可能性也增加。如果模制用料变得从引线框架脱层,那么在封装体内的集成电路裸片会面临受到损坏的风险。具体地,当模制用料变得从引线框架脱层时,湿气可以渗入集成电路封装体中,从而对集成电路裸片造成损坏或者使键合接线短路。如果发生这种情况,集成电路裸片可能会较差地发挥作用或者可能会完全停止发挥作用。而且,当发生模制用料的脱层时,集成电路裸片更加容易受到撞击或者挤压的损坏,这是因为集成电路裸片不再如发生脱层之前一样牢固地固定就位。
由此,耗费了巨大的费用,以将各种引线框架裸片焊盘大小加工为与特定集成电路裸片适配,即使最终封装体的大小都相同。为了克服该问题,已经做出了很多尝试以将用于裸片焊盘的规则边缘图案和凹痕包括在裸片焊盘中,以便推动将模制用料更好的粘附至裸片。然而,这些方案效果较差并且可以是成本高昂的。
发明内容
本公开的一个实施例是一种引线框架,该引线框架包括多个同心环而非典型的裸片焊盘。每个同心环在该环自身与相邻环之间具有固定间隙。集成电路裸片放置在同心环上。与更大的裸片相比,更小的集成电路裸片将定位在更少数量的同心环上。这样,单个引线框架将充分地支撑大小不同的多个不同集成电路裸片。而且,通过填充在同心环之间的间隙并且按照牢固的方式与同心环互锁,模制用料附接更好。同心环通过耦合至每个同心环的一个或者多个连接杆而彼此固定。
在一个实施例中,不存在其上搁置有裸片的中心焊盘,而是,存在有在引线框架中在裸片的中心位置下方的空隙。放置在同心环之上的粘合胶带或者膜将集成电路裸片粘附至同心环。
一个实施例涉及一种形成引线框架的方法。该方法包括将毛坯引线框架的中心裸片焊盘冲压或者蚀刻成一系列同心环。同心环可以是同心矩形框架、同心圆形框架或者同心卵形框架的形状。针对大量各种集成电路裸片大小,可以使用单个图案。这极大地减少了针对引线框架的工具加工成本,同时提高了集成电路裸片封装体的结构完整性。
附图说明
图1A是已知的集成电路封装体的顶视图。
图1B是图1A的集成电路封装体的截面图。
图2A是根据一个实施例的集成电路封装体的顶视图。
图2B是图2A的集成电路封装体的截面图。
图3A是根据一个实施例的不具有中心裸片焊盘的集成电路封装体的顶视图。
图3B是图3A的集成电路封装体的截面图。
图4是根据一个实施例的包括具有电隔离部分的引线框架的集成电路封装体的顶视图。
图5是根据一个实施例的包括与同心框架成90°相交的连接杆的集成电路封装体的顶视图。
图6A是根据一个实施例的具有不同环宽度的集成电路封装体的顶视图。
图6B是图6A的集成电路封装体的截面图。
图7是根据一个实施例的具有弧形环的集成电路封装体的顶视图。
图8是根据一个实施例的具有螺旋型裸片焊盘的集成电路封装体的顶视图。
图9A是根据一个实施例的四方扁平无引线(QFN)集成电路封装体的顶视图。
图9B是图9A的集成电路封装体的截面图。
具体实施方式
图2A是根据一个实施例的引线框架的顶视图。引线框架30包括中心焊盘32和通过连接杆34耦合在一起的三个同心环或者框架33。接线键合引线36定位在引线框架30的外围上。虚线框表示集成电路裸片38在引线框架30上的位置。
环33定位为允许集成电路裸片能够得到支撑,而不具有过大的裸片焊盘面积区域与集成电路焊盘面积区域之比。在这种情况下,裸片会与中心焊盘32、最靠近中心焊盘32的最内同心环、以及部分中部同心环33的部分重叠。中心焊盘32、最内的环33以及该部分中间同心环33的表面面积区域明显小于裸片38的表面面积区域。
在图2A的示例中,集成电路裸片38具有这样的大小,从而使得其得到内部的两个环33的支撑而不搁置在最外环33上。如果集成电路裸片38更大,其可以搁置在所有环上,包括最外环33。第一环和第二环向集成电路裸片38提供了足够的支撑。而且,在环33之间的间隙35允许增强在模制用料(未在图2A中绘制)与引线框架30之间的互锁作用。由此,即使集成电路裸片小得足以使一个或者多个环33不直接位于集成电路裸片38的下方,由于在环之间的间隙提供了与模制用料的更大互锁作用,所以不存在增加的模制用料脱层的风险。
图2A的引线框架30减少了裸片焊盘工具加工成本,这是因为针对分别具有不同大小的集成电路裸片的多个不同集成电路封装体可以使用单种设计和图案。这避免了必须为各种集成电路裸片大小设计并且工具加工多种型号的引线框架。接线键合引线36也可以用于大量各种集成电路裸片的I/O。
引线框架30可以通过将环或框架图案冲压或者蚀刻到标准裸片焊盘模具上来形成。出于裸片附接之目的,环33可以具有银的点镀。而且,在一些情况下,环33可以用作接地或者一些其他电位诸如VDD。在接线键合过程期间,环也向裸片提供了支撑,从而抵消了在接线键合期间在裸片附接膜中的环的振动。
引线框架30可以由铜、铝、金、钢或者任何其他合适的材料制造而成。如果是钢,其可以用镍钯预镀。优选地,引线框架30的材料应该是导电的。由此,铜是引线框架的常见选择。
环33可以是任何形状,诸如圆形、方形、矩形、卵形等。连接杆34也可以在任何位置处。在图2A的示例中,连接杆34在对角线上延伸穿过引线框架30的角部。图2A示出了四个连接杆34。然而,鉴于本公开,对本领域的技术人员而言是显而易见的是,可以使用多于或者少于四个连接杆。然而,优选的是,具有偶数数量的连接杆34。还优选的是,连接杆34是对称的。另外,整个引线框架是对称的,这有利于均匀地处理机械应力。
在本实施例中,每个环33具有大体上方形的形状,其中连接杆34通过该方形的角部。另外,每个环33具有宽度37。在本实施例中,每个环具有相同的宽度37。另外,每个间隙35的尺寸相同。
图2B是图2A的引线框架30的截面图,该引线框架30被包封在模制用料40中以形成集成电路封装体39。集成电路封装体39包括引线框架30,该引线框架30具有同心环33以及在引线框架30的中部的中心焊盘32。键合接线42从接线键合引线36延伸至在集成电路裸片38的顶部上的接触焊盘。虽然未在图2B中示出,但是一个或者多个键合接线42也可以从一个或者多个接线键合引线36延伸至一个或者多个同心环33。集成电路裸片38通过粘合材料44(诸如,胶带)附接至同心环33。使用胶或者膏将集成电路裸片38附接至同心环33不是优选的,这是因为胶会流入在环33之间的间隙中,导致集成电路封装体39的功能和安全方面的问题。
图3A是根据一个实施例的引线框架31的顶视图,该引线框架31与图2A的引线框架30相似。相似的特征将用相同的附图标记表示。引线框架31包括通过连接杆34耦合在一起的三个同心环33。接线键合引线36定位在引线框架的外围上。虚线框表示集成电路裸片41在引线框架31上的位置。
图3A的引线框架31与图2A的引线框架31的不同之处在于,中心焊盘32不存在于引线框架31的中心处。而是,集成电路裸片38可以仅仅通过引线框架31的同心环33来支撑。环33定位为使集成电路裸片能够得到支撑,而不具有过大的裸片焊盘面积区域与集成电路焊盘面积区域之比。
在图3的示例中,集成电路裸片38具有这样的大小,从而使得其得到内部的两个环33的支撑而不搁置在最外环33上。集成电路裸片38的边缘悬置在第二环与第三环33之间的间隙之上不是问题。第一环和第二环向集成电路裸片30提供了充足的支撑。
如上面针对图2A所描述的,图3A的引线框架31减少了裸片焊盘工具加工成本,这是因为针对包括有不同大小的集成电路裸片的集成电路封装体可以使用单种设计和图案。这避免了必须为各种集成电路裸片大小设计并且工具加工多种型号的引线框架。接线键合引线36也可以用于大量各种集成电路裸片的I/O。
图3A的引线框架31包括在引线框架31的最中心位置处的间隙。该间隙可以是有利的,因为其提供了增加的模制用料与集成电路裸片38的粘附作用以及模制用料与引线框架31的互锁作用。
如之前描述的,图3A的引线框架31可以通过将环或者框架图案冲压或者蚀刻到标准裸片焊盘模具上来形成。出于裸片附接之目的,环33可以具有银的点镀。而且,在一些情况下,环33可以用作接地或者一些其他电位诸如VDD。在接线键合过程期间,环也向裸片提供了支撑,从而抵消了在接线键合期间在裸片附接膜中的环的振动。
引线框架31可以由铜、铝、金或者任何其他导电的材料制造而成。优选地,引线框架31的材料也应该是导电的。由此,铜是引线框架的常见选择。
环33可以是任何形状,诸如圆形、方形、矩形、卵形等。连接杆34也可以在任何位置处。在图3A的示例中,连接杆34在对角线上延伸穿过引线框架31的角部。图3A示出了四个连接杆34。然而,鉴于本公开,对本领域的技术人员而言是显而易见的是,可以使用多于或者少于四个连接杆。然而,优选的是,具有偶数数量的连接杆34。而且,优选的是,连接杆34是对称的。
图3B是在图3A中示出的引线框架31的截面图,该引线框架31被包封在集成电路封装体39中。集成电路封装体39包括具有同心环33和在引线框架31的中部的间隙的引线框架31。引线框架31和集成电路38被包封在模制用料40中。键合接线42从接线键合引线36延伸至在集成电路裸片38的顶部上的接触焊盘。虽然未在图3B中示出,但是一个或者多个键合接线42也可以从一个或者多个接线键合引线36延伸至一个或者多个同心环33。集成电路裸片38通过粘合材料44附接至同心环33。使用胶或者膏将集成电路裸片38附接至同心环33不是优选的,这是因为胶会流入在环33之间的间隙中,从而导致集成电路封装体39的功能和安全方面的问题。
图4是根据一个实施例的引线框架43的顶视图。引线框架43包括与图3A的同心环相似的同心环。然而,在图4中,同心环被分为第一部分33a和第二部分33b。同心环的第一部分33a与同心环的第二部分33b电隔离。这样,引线框架43可以供应有两种不同的电源电压。例如,第一部分33a可以供应有接地电压,同时第二部分33b可以供应有高电源电压VDD。第一部分33a包括与关于图3A所公开的连接杆相似的四个连接杆34a。连接杆34a耦合至同心环33a并且将同心环33a固定就位。连接杆34a不耦合至同心环的第二部分33b。而是,连接杆34b耦合至同心环的第二部分33b。由此,第一部分和第二部分33a、33b耦合至相应的连接杆34a、34b。
连接杆34b与接线键合引线36成直线地(in line)向外延伸至外围。在其他实施例中,连接杆34b可以与连接杆34a平行地延伸。在另一实施例中,同心环的第一部分33a可以像第二部分33b一样分裂为第三部分。例如,第三部分可以是第二部分33b的镜像,从而使得第二部分在顶部位置处,第三部分在底部位置处,并且第一部分具有左位置和右位置。
图5是根据又一实施例的引线框架45的顶视图。图5的引线框架45与图2A的引线框架30相似。例如,引线框架45包括中心焊盘32和同心环33,其中每个环33具有相同或者相似的宽度。图5的引线框架45与图2A的引线框架30的不同之处在于,图5的连接杆53与同心环33的侧垂直地伸展。这与图2A的相对于同心环33成对角地伸展的连接杆34不同。连接杆53向外延伸至外围并且与接线键合引线36对齐。图5的引线框架45也配置为将集成电路裸片承受在其上,并且被包封在集成电路封装体中,如之前所描述的。
图6A是根据一个实施例的具有多个环46的用于集成电路封装体的引线框架47的顶视图,其中环具有不同的环宽度。引线框架47具有利用连接杆55耦合在一起的三个同心环46a、46b、46c。外环46a具有第一宽度;中部环46b具有第二宽度;以及内环46c具有第三宽度。在图6A中示出的实施例中,第一、第二和第三宽度是不相似的。在另一实施例中,一些环可以具有第一相似宽度,并且其他的环可以具有第二相似宽度,其中第一相似宽度和第二相似宽度不同。在每个环之间的距离也可以改变。
在本实施例中,引线框架47不包括中心焊盘,而是中心面积区域没有引线框架的任何部分。在其他实施例中,引线框架47可以包括中心焊盘。
在本实施例中,内环46c具有最小宽度。中部环46b具有最大宽度,并且最外环46a具有在最小宽度与最大宽度之间的宽度。内环46c与中部环46b隔开第一距离57。中部环46b与外环46a隔开第二距离59。第一距离大于第二距离。该布置使得能够在该框架47上利用各种中间大小的裸片(相对于该引线框架,是中间大小的)。另外,在环之间的空间在裸片61的中心处提供了大表面积,其可以被包封剂40支撑,见图6B。与延伸穿过平行四方形形状的环的角部形成对照地,连接杆55也可以从环垂直地延伸。
图6B是图6A的集成电路封装体63的截面图。内环46c和中部环46b支撑集成电路裸片61和粘合材料44,诸如胶带。另外,每个环的第一侧可以通过胶带44完全地或者部分地耦合至集成电路裸片38,这却取决于集成电路裸片38的大小。
包封剂40围绕裸片61和接线42,裸片61和接线42耦合在裸片61与引线36之间。包封剂40耦合至在中心面积区域中并且在裸片61下方的每个环之间的粘合材料44。
图7是根据一个实施例的具有弧形环48的用于集成电路封装体的引线框架49的顶视图。引线框架49包括三个同心环48。在一个实施例中,环48可以是圆形的或者卵形的形状。如之前针对图6A论述的,环可以具有相等或者不同的宽度。同样,引线框架49可以具有多于或者少于三个环48。
引线框架49包括从最内环48延伸通过最外环的四个连接杆或者支撑杆34。支撑杆34不延伸入中心面积区域65中。支撑杆34对角地延伸至引线框架49的角部。在引线框架的外围处,存在多个接线键合引线36。接线键合引线36可以在将用包封剂密封封装体之前耦合至裸片67(用虚线示出)。裸片67对于该引线框架可以比较小,从而使得裸片与最内环重叠。对于该引线框架,也可以使用备选的大小的裸片。也可以包括另外的环。
图8是根据一个实施例的具有线圈50的用于集成电路封装体的引线框架51的顶视图。线圈50具有朝着引线框架51的中心71盘旋的多个分支。线圈50可以通过仅仅在最外螺旋上的连接杆73支撑,或者可以耦合至在线圈50的多个分支上的连接杆73。在本实施例中,线圈50大体上是矩形的形状;然而,线圈可以是圆形的或者弧形的。
线圈50针对每个螺旋或者相对于其他螺旋,可以具有恒定的或者可变的宽度。另外,在线圈50的每个螺旋之间的间隙75可以是恒定的或者可变的。线圈50可以在引线框架51中从靠外位置延伸至中心位置,或者可以在到达引线框架51的中心位置之前终止。
集成电路裸片77可以是任何大小。在一个实施例中,集成电路裸片77的大小设计为使裸片仅仅覆在线圈50的内螺旋79上面。在另一实施例中,集成电路裸片的大小设计为使其覆在整个线圈50上面。
在本实施例中,中心71仍然无引线框架51。然而,在其他实施例中,在中心71处可以存在裸片焊盘或者线圈50可以继续进一步到中心中。在本实施例中,连接杆73中的第一连接杆73a与线圈50的第一分支50a合并。连接杆73中的第二连接杆73b与由第一分支50a和第二分支50b形成的角部合并。连接杆中的第三连接杆73c与由第二分支50b和第三分支50c形成的角部合并。连接杆中的第四连接杆73d与由第三分支50c与第四分支50d形成的角部合并。连接杆不延伸入中心中,并且不延伸通过线圈的最外分支。在其他实施例中,连接杆可以延伸入并且支撑线圈的内分支的其他角部。
图9A和图9B是根据一个实施例的QFN集成电路封装体52的顶视图和截面图。QFN封装体52包括根据本公开的实施例形成的引线框架81。QFN封装体52具有在底侧83上的接触,这些接触暴露于外部环境。接触56可以将集成电路封装体连接至外部器件。接触56也可以用作耦合至接线42的接线引线。
QFN引线框架52包括可以支撑集成电路裸片85的多个环54。环54与上面描述的环33相似。显然,环54可以在形状和大小两个方面变化。
在一个实施例中,接触56不伸出模制用料40的周围表面之外。另外,可以使QFN引线框架81暴露出来,也可以不使其暴露出来。暴露出来的QFN引线框架可以耦合至外部信号,也可以不耦合至外部信号。
QFN集成电路封装体52包括通过粘合胶带44耦合至QFN引线框架81的集成电路裸片85。在一个实施例中,模制用料40至少部分地包封QFN引线框架81和集成电路裸片85。
在每个实施例中,连接杆示出为对称的。这可以有利于影响裸片的应力的均匀分布。可以存在多于四个连接杆,诸如,对角地延伸的连接杆和与环垂直的连接杆相组合。在优选实施例中,存在偶数数量的连接杆,以便使得连接杆是对称的。
这些实施例是有利的,这是因为针对各种不同的裸片,可以利用单个引线框架设计。这会降低制造可变性。这会仅仅使用一种引线框架工具加工,从而减少工具加工成本。该配置也最小化了脱层的风险,尤其是在中心部分中不包括引线框架的任何部分的实施例。而且,存在与引线框架、粘合材料、裸片、和具有在引线框架的特征之间的开口的包封剂的更强粘附作用。各种环支撑了在接线键合期间悬搭的裸片。
可以对上面描述的各种实施例进行组合,以提供另外的实施例。若必要,可以修改实施例的各个方面,以采用各个专利、应用和公开的构思来提供另外的实施例。
鉴于上面详细介绍的说明,可以对实施例进行这些和其他改变。通常,在以下权利要求书中,不应该将使用的术语视为是将权利要求书限制于在说明书和权利要求书中公开的具体实施例,而是应该视为包括所有可能的实施例连同该权利要求书所要求权利的等同物的完整范围。因此,权利要求书不受本公开的限制。
Claims (14)
1.一种器件,包括:
具有中心面积区域的引线框架,包括:
多个接线键合引线,在所述引线框架的外围处;
多个同心支撑框架,相对于所述多个接线键合引线中心地定位,所述多个同心支撑框架通过多个间隙彼此间隔;以及
多个连接杆,固定至所述多个支撑框架并且从所述多个支撑框架朝着所述外围延伸,所述多个同心支撑框架通过所述多个连接杆彼此电耦合;
粘合胶带,定位在所述引线框架上,所述粘合胶带与所述中心面积区域和所述多个间隙中的至少一个间隙重叠;
裸片,定位在所述粘合胶带上,所述裸片与所述多个同心支撑框架中的至少一个以及所述中心面积区域重叠,所述多个同心支撑框架中的至少一个位于所述裸片与所述多个接线键合引线之间;以及
模制用料,封装所述裸片,所述模制用料的一部分填充所述至少一个间隙,所述模制用料的所述一部分填充的所述至少一个间隙与所述粘合胶带接触。
2.根据权利要求1所述的器件,其中所述支撑框架具有矩形形状。
3.根据权利要求1所述的器件,其中所述支撑框架具有圆形形状。
4.根据权利要求1所述的器件,其中所述多个支撑框架是矩形的,并且所述多个连接杆从每个矩形支撑框架的每个角部延伸出来。
5.根据权利要求1所述的器件,其中所述多个支撑框架是矩形的,并且所述多个连接杆从每个矩形支撑框架的每侧延伸出来。
6.根据权利要求5所述的器件,其中每个连接杆从每个支撑框架垂直地延伸出来。
7.根据权利要求1所述的器件,其中每个支撑框架与相邻的支撑框架分隔开相同的距离。
8.根据权利要求1所述的器件,其中所述多个支撑框架包括具有第一宽度的第一支撑框架和具有第二宽度的第二支撑框架,所述第一宽度大于所述第二宽度。
9.根据权利要求8所述的器件,其中所述多个支撑框架包括具有第三宽度的第三支撑框架。
10.一种器件,包括:
多个接线键合引线;
引线框架,具有包括开口的中心面积区域,所述引线框架包括:
第一连接杆、第二连接杆、第三连接杆和第四连接杆;
第一环,定位在所述开口周围;以及
第二环,与所述第一环间隔开第一间隙,所述第二环通过所述第一环与所述中心面积区域分隔开;
第三环,与所述第二环间隔开第二间隙,所述第二环通过所述第一环和所述第二环与所述中心面积区域分隔开,所述第一环、所述第二环和所述第三环通过所述第一连接杆、所述第二连接杆、所述第三连接杆和所述第四连接杆彼此电耦合;
粘合胶带,定位在所述引线框架上,所述粘合胶带与所述中心面积区域、所述第一环和所述第二环重叠;
裸片,定位在所述粘合胶带上,所述裸片与所述第一环、所述第二环以及所述中心面积区域重叠,所述第三环位于所述裸片与多个接线键合引线之间;以及
模制用料,封装所述裸片,所述模制用料的部分填充所述开口和所述第一间隙,所述模制用料的所述部分填充的所述开口和所述第一间隙与所述粘合胶带接触。
11.根据权利要求10所述的器件,其中所述第一连接杆、所述第二连接杆、所述第三连接杆和所述第四连接杆也耦合至所述第一环。
12.根据权利要求10所述的器件,其中所述引线框架包括通过所述第二环与所述第一环分隔开的第三环。
13.根据权利要求12所述的器件,其中所述第一环具有第一宽度并且所述第二环具有第二宽度,所述第一宽度小于所述第二宽度。
14.根据权利要求12所述的器件,其中所述第三环与所述第二环分隔开第一距离并且所述第二环与所述第一环分隔开第二距离,所述第一距离小于所述第二距离。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811377946.4A CN109390310B (zh) | 2014-10-10 | 2015-09-25 | 图案化的引线框架 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/512,208 | 2014-10-10 | ||
US14/512,208 US9754861B2 (en) | 2014-10-10 | 2014-10-10 | Patterned lead frame |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201811377946.4A Division CN109390310B (zh) | 2014-10-10 | 2015-09-25 | 图案化的引线框架 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN105514078A CN105514078A (zh) | 2016-04-20 |
CN105514078B true CN105514078B (zh) | 2018-12-04 |
Family
ID=55655970
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201520755737.4U Active CN205194695U (zh) | 2014-10-10 | 2015-09-25 | 器件和集成电路封装体 |
CN201811377946.4A Active CN109390310B (zh) | 2014-10-10 | 2015-09-25 | 图案化的引线框架 |
CN201510624887.6A Active CN105514078B (zh) | 2014-10-10 | 2015-09-25 | 图案化的引线框架 |
Family Applications Before (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201520755737.4U Active CN205194695U (zh) | 2014-10-10 | 2015-09-25 | 器件和集成电路封装体 |
CN201811377946.4A Active CN109390310B (zh) | 2014-10-10 | 2015-09-25 | 图案化的引线框架 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9754861B2 (zh) |
CN (3) | CN205194695U (zh) |
Families Citing this family (7)
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2015
- 2015-09-25 CN CN201520755737.4U patent/CN205194695U/zh active Active
- 2015-09-25 CN CN201811377946.4A patent/CN109390310B/zh active Active
- 2015-09-25 CN CN201510624887.6A patent/CN105514078B/zh active Active
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Publication number | Publication date |
---|---|
CN109390310B (zh) | 2022-08-05 |
CN105514078A (zh) | 2016-04-20 |
US20160104663A1 (en) | 2016-04-14 |
CN205194695U (zh) | 2016-04-27 |
US9754861B2 (en) | 2017-09-05 |
CN109390310A (zh) | 2019-02-26 |
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Legal Events
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---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
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TR01 | Transfer of patent right |
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