CN105512059A - 半导体装置及数据处理系统 - Google Patents

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Abstract

本发明提供使刷新命令的发出和校准命令的发出不连续的存储器控制技术。存储器控制电路(30)发出用于以设定的刷新周期为基准而请求刷新工作的刷新命令和用于以设定的校准周期为基准而请求校准工作的校准命令，存储器控制电路(30)抑制在刷新命令发出后规定时间内发出校准命令，抑制在校准命令发出后规定时间内发出刷新命令。

Description

半导体装置及数据处理系统
本申请是PCT国际申请号为PCT/JP2011/064113、申请日为2011年6月21日、中国国家申请号为201180037119.0、发明名称为“半导体装置及数据处理系统”的发明专利申请的分案申请。
技术领域
本发明涉及用于控制DDR(DoubleDataRate，双倍数据速率)型的SDRAM(SynchronousDynamicRandomAccessMemory，同步动态随机存取存储器)即DDR－SDRAM的存储器控制技术，特别涉及刷新命令和校准命令的发出控制技术，涉及应用于具有例如DDR－SDRA的存储器控制电路的微型计算机有效的技术。
背景技术
DDR－SDRAM采用下述的动态片内终结器(DynamicOnDieTermination)：需要在累积电容的电荷信息泄露而产生数据反转之前使存储信息再现的刷新工作，且通过在数据系统的外部接口电路设置终端电阻，从而容易地抑制在器件端的信号反射而确保高速数据传输所需的波形品质。由此产生的电阻值能选择。由动态片内终结器(也简称作动态ODT)能选择的电阻值必须考虑电阻的温度特性、电源电压地决定，因此，可能要进行用于校正动态ODT的电阻值的校准工作。
在专利文献1中记载有存储器控制器，该存储器控制器发出指示用于校正动态ODT的电阻值的校准工作的命令。
在专利文献2中记载有DDR－SDRAM的由动态ODT进行的校准电路、校正电路。
专利文献1：日本特开2008－48384号公报
专利文献2：日本特开2009－284265号公报
发明内容
在用于校正动态ODT的电阻值的校准工作中，DDR－SDRSAM不能接受访问命令。刷新工作中同样不能接受访问命令。刷新工作必须以在规定时间内将存储器单元阵列内的所有存储器单元巡回一圈的方式进行。另外，为了维持信号品质，校准工作也需要每规定时间反复进行。存储器控制电路每规定的刷新间隔向DDR－SDRAM发出用于指示刷新工作的刷新命令，并且，每规定的校准间隔向DDR－SDRAM发出用于指示校准工作的校准命令。
由于校准工作及刷新工作需要比较长的时间，因此，当双方连续时，访问命令的发出等待时间变长。在以往的针对DDR－SDSRAM的存储器控制技术中，并未对以使刷新命令的发出和校准命令的发出不连续地进行定时控制的方法进行深入研究。
本发明的目的在于提供使刷新命令的发出和校准命令的发出不连续的存储器控制技术。
本发明的上述以及其他目的和新的特征由本说明书的记述及附图可知。
在本申请中公开的发明的代表性的技术方案的概要简单说明如下所述。
即，在发出用于以设定的刷新周期为基准而请求刷新工作的刷新命令、发出用于以设定的校准周期为基准而请求校准工作的校准命令的存储器控制电路中，采用下述控制功能：抑制在发出刷新命令后规定时间内就发出校准命令，抑制在发出校准命令后规定时间内就发出刷新命令。
由本申请中公开的发明的代表性的技术方案得到的效果简单说明如下所述。
即，能以使刷新命令的发出和校准命令的发出不连续的方式进行存储器控制。
附图说明
图1是本发明的一实施方式的数据处理系统的框图。
图2是校准命令(ZQCS命令)的说明图
图3是刷新命令(REF命令)的说明图。
图4是作为SDRAM控制器和SDRAM的连接形态而采用将2个
SDRAM的数据输入输出端子与SDRAM控制器的相对应的数据输入输出端子共通连接的结构的数据处理系统的框图。
图5是采用将2个SDRAM的数据输入输出端子分为SDRAM控制器的上位侧数据输入输出端子和下位侧数据输入输出端子、关于同一数据选通信号也相对于2个SDRAM在上位侧和下位侧分别连接而使2个SDRAM并行工作的连接形态的数据处理系统的框图。
图6是表示SDRAM控制器的具体例的框图。
图7是例示SDRAM控制器发出刷新命令及校准命令的发出定时的时序图。
图8是相对于图7未进行上述抑止期间的控制的情况下的比较例的时序图。
图9是使用刷新命令的自动刷新的整体的控制流程图。
图10是先行刷新工作的控制流程图。
图11是强制刷新工作的控制流程图。
图12是紧急刷新工作的控制流程图。
图13是使用校准命令的自动校准的整体的控制流程图。
图14是通常校准工作的控制流程图。
图15是紧急校准工作的控制流程图。
图16是进行通常校准工作的情况下的工作时序图。
图17是进行紧急校准情况下的工作时序图。
图18是SDRAM控制器选择性地相对于进行芯片选择的多个
SDRAM并行地进行校准工作的情况下的工作时序图。
图19是SDRAM控制器选择性地相对于进行芯片选择的多个
SDRAM依次连续执行校准工作的情况下的工作时序图。
图20是SDRAM控制器选择性地相对于进行芯片选择的多个
SDRAM利用周期算法逐次进行校准工作的情况下的工作时序图。
具体实施方式
1.实施方式的概要
首先，说明本申请公开的发明的代表性的实施方式的概要。在代表性的实施方式的概要说明中，加括弧参照的图中的参照符号只不过是例示加符号的构成要素的概念所包含的内容。
〔1〕＜抑制刷新命令和校准命令的连续发出＞
本发明的代表性的实施方式的半导体装置(1)具有用于控制DDR型的SDRAM(2(2＿a，2＿b))的存储器控制电路(20)和向上述存储器控制电路请求上述SDRAM的访问的访问请求电路(10～14)。上述存储器控制电路发出下述命令：用于响应来自上述访问请求电路的访问请求的访问命令(ACT，READ)、用于以设定的刷新周期为基准而请求使上述SDRAM的存储信息再现的刷新工作的刷新命令(REF)、用于以设定的校准周期为基准而请求校正上述SDRAM的内部状态的校准工作的校准命令(ZQCS)，抑制在上述刷新命令发出后规定时间内发出上述校准命令，抑制在上述校准命令发出后规定时间内发出上述刷新命令。
由此，能使刷新命令的发出和校准命令的发出不连续，能防止两个命令连续导致的访问速度降低。
〔2〕＜rzcnt、zrcnt、TCALRZ、TCALZR＞
在方案1的半导体装置中，上述存储器控制电路具有：第一抑制期间寄存器(TCALRZ)，其指定在上述刷新命令发出后抑制上述校准命令发出的期间；第一抑制期间计数器(rzcnt)，其对被上述第一抑制期间寄存器设定的期间进行计数；第二抑制期间寄存器(TCALZR)，其指定在上述校准命令发出后抑制上述刷新命令发出的期间；第二抑制期间计数器(zrcnt)，其对被上述第二抑制期间寄存器设定的期间进行计数。存储器控制电路在上述刷新命令发出后直到第一抑制期间计数器的计数值超过第一抑制期间寄存器所设定的期间为止，抑止校准命令发出，在上述校准命令发出后直到第二抑制期间计数器的计数值超过第二抑制期间寄存器所设定的期间为止，抑止刷新命令发出。
抑止期间能可编程地设定于抑制期间寄存器。
〔3〕＜与刷新周期统计值相应的紧急刷新＞
在方案2的半导体装置中，上述存储器控制电路具有：刷新周期寄存器(REFINT)，其设定刷新周期；刷新周期计数器(intcnt)，其对被上述刷新周期寄存器设定的刷新周期的期间进行计数。存储器控制电路在上述刷新周期计数器的计数值达到第一阈值(REFTH0)以后，即使响应来自上述访问请求电路的访问请求的访问未完成也发出上述刷新命令。
能对应刷新休止期间变长了的紧急时。在紧急地发出刷新命令时，存储器控制电路可以将由于该刷新命令的发出而中断的期间控制为存储器访问的等待周期。
〔4〕＜与刷新周期统计值相应的强制刷新＞
在方案3的半导体装置中，上述存储器控制电路在上述刷新周期计数器的计数值达到上述第一阈值跟前的第二阈值(REFTH)以后响应来自上述访问请求电路的访问请求的访问完成时发出上述刷新命令。
在刷新工作的紧急度较低的情况下，相对于来自上述访问请求电路的访问请求的SDRAM访问的连续性得到保证且访问性能不会降低。
〔5〕＜有无与剩余次数统计值相应的先行刷新＞
在方案4的半导体装置中，上述存储器控制电路具有：最大剩余次数寄存器(REFPMAX)，其设定刷新命令剩余发出次数；剩余次数计数器(pcnt)，其在每当发出上述刷新命令时递增1，每当上述刷新周期计数器的刷新周期期间的计数满值时递减1。此时，存储器控制电路以上述刷新周期计数器的计数值达到上述第二阈值、上述剩余次数计数器的计数值未达到上述最大剩余次数寄存器的设定值为条件，在响应来自上述访问请求电路的访问请求的访问完成时发出上述刷新命令。
在没有对于SDRAM的访问时，若总是进行刷新工作，则导致不仅工作浪费而且访问请求电路对SDRAM的访问机会减少的结果。通过考虑剩余次数统计值，上述那样的缺点不显著。总之，在刷新工作的紧急度更低的情况下，能将相对于SDRAM的来自上述访问请求电路的访问相对于刷新工作最优先。
〔6〕＜与校准周期统计值相应的紧急校准＞
在方案3的半导体装置中，上述存储器控制电路具有：校准周期寄存器(CALINT)，其设定有校准周期；校准周期计数器(calcnt)，其对被上述校准周期寄存器设定的校准周期的期间进行计数。此时，上述存储器控制电路在上述校准周期计数器的计数值达到由上述校准周期寄存器指定的值、且上述刷新周期计数器的值达到校准阈值(CALTH0)的情况下，即使响应来自上述访问请求电路的访问请求的访问未完成也发出上述校准命令。
能应对校准休止期间变长了的紧急时。在紧急地发出校准命令时，存储器控制电路可以将由于该校准命令的发出而中断的期间控制为存储器访问的等待周期。
〔7〕＜与校准周期统计值相应的通常校准＞
在方案6的半导体装置中，上述存储器控制电路在上述校准周期计数器的计数值达到由上述校准周期寄存器指定的值、且上述刷新周期计数器的值未达到校准阈值的情况下，在响应来自上述访问请求电路的访问请求的访问完成的情况下发出上述校准命令。
在校准工作的紧急度较低的情况下，相对于来自上述访问请求电路的访问请求的SDRAM访问的连续性得到保证且访问性能不会降低。
〔8〕＜校准周期计数器的控制＞
在方案7的半导体装置中，上述校准周期计数器在每当发出刷新命令时进行计数工作，在计数值达到校准周期寄存器的设定值时返回初始值。
在应进行校准工作的间隔相对于应进行刷新工作的间隔较长时，校准周期计数器的计数工作的控制变得容易。特别是，与通过上述刷新周期计数器的值是否达到校准阈值(CALTH0)来判断是否进行上述的紧急发出校准命令的工作的匹配性优异。
〔9〕＜抑制刷新命令和校准命令的连续发出＞
本发明的另一实施方式的数据处理系统具有DDR型的SDRAM(2(2＿a，2＿b))和与上述SDRAM相连接的微型计算机(1)。上述微型计算机具有控制上述SDRAM的存储器控制电路(20)和向上述存储器控制电路请求上述SDRAM的访问的访问请求电路(10～14)。上述存储器控制电路发出下述命令：用于响应来自上述访问请求电路的访问请求的访问命令；用于以设定的刷新周期为基准而请求使上述SDRAM的存储信息再现的刷新工作的刷新命令；用于以设定的校准周期为基准而请求校正上述SDRAM的内部状态的校准工作的校准命令，上述存储器控制电路抑制在上述刷新命令发出后规定时间内发出上述校准命令，抑制在上述校准命令发出后规定时间内发出上述刷新命令。
由此，能使刷新命令的发出和校准命令的发出不连续，能防止两个命令连续导致的相对于SDRAM的访问速度降低。
〔10〕＜片上CPU＞
方案9的数据处理系统作为上述访问请求电路之一具有CPU(中央处理装置)。
〔11〕＜rzcnt、zrcnt＞
在方案9的数据处理系统中，上述存储器控制电路具有：第一抑制期间计数器，其对由上述CPU指定的第一抑制期间进行计数；第二抑制期间计数器，其对由上述CPU指定的第二抑制期间进行计数。此时，存储器控制电路在上述刷新命令发出后直到第一抑制期间计数器的计数值超过第一抑制期间为止，抑止校准命令发出，在上述校准命令发出后直到第二抑制期间计数器的计数值超过第二抑制期间为止，抑止刷新命令发出。
能使用CPU可编程地指定抑止期间。
〔12〕＜与刷新周期统计值相应的紧急刷新＞
在方案11的数据处理系统中，上述存储器控制电路具有对由上述CPU指定的刷新周期的期间进行计数的刷新周期计数器。此时，存储器控制电路在上述刷新周期计数器的计数值达到第一阈值以后即使响应来自上述访问请求电路的访问请求的访问未完成也发出上述刷新命令。
能应对刷新休止期间变长了的紧急时。在紧急地发出刷新命令时，存储器控制电路可以将由于该刷新命令的发出而中断的期间控制为存储器访问的等待周期。
〔13〕＜与刷新周期统计值相应的强制刷新＞
在方案12的数据处理系统中，上述存储器控制电路在上述刷新周期计数器的计数值达到上述第一阈值跟前的第二阈值以后响应来自上述访问请求电路的访问请求的访问完成时发出刷新命令。
在刷新工作的紧急度较低的情况下，相对于来自上述访问请求电路的访问请求的SDRAM访问的连续性得到保证且访问性能不会降低。
〔14〕＜有无与剩余次数统计值相应的先行刷新＞
在方案13的数据处理系统中，上述存储器控制电路具有：最大剩余次数寄存器，其设定刷新命令剩余发出次数；剩余次数计数器，其在每当发出上述刷新命令时递增1、每当上述刷新周期计数器的刷新周期期间的计数满值时递减1。此时，上述存储器控制电路以上述刷新周期计数器的计数值达到上述第二阈值、在上述剩余次数计数器的计数值未达到上述最大剩余次数寄存器的设定值为条件，在响应来自上述访问请求电路的访问请求的访问完成时发出上述刷新命令。
在没有相对于SDRAM的访问时，若总是进行刷新工作，则导致不仅工作浪费而且访问请求电路向SDRAM的访问机会减少的结果。通过考虑剩余次数统计值，上述的缺点不显著。总之，在刷新工作的紧急度更低的情况下，能使相对于SDRAM的来自上述访问请求电路的访问相对于刷新工作最优先。
〔15〕＜与校准周期统计值相应的紧急校准＞
在方案12的数据处理系统中，上述存储器控制电路具有对由上述CPU指定的校准周期的期间进行计数的校准周期计数器。此时，上述存储器控制电路在上述校准周期计数器的计数值达到上述校准周期的期间、且上述刷新周期计数器的值达到校准阈值的情况下，即使响应来自上述访问请求电路的访问请求的访问未完成也发出上述校准命令。
由此，能应对校准休止期间变长了的紧急时。在紧急地发出校准命令时，存储器控制电路可以将由于该校准命令的发出而中断的期间控制为存储器访问的等待周期。
〔16〕＜与校准周期统计值相应的通常校准＞
在方案15的数据处理系统中，上述存储器控制电路在上述校准周期计数器的计数值达到上述校准周期的期间、且上述刷新周期计数器的值未达到校准阈值的情况下，在响应来自上述访问请求电路的访问请求的访问完成的情况下发出上述校准命令。
在校准工作的紧急度较低的情况下，相对于来自上述访问请求电路的访问请求的SDRAM访问的连续性得到保证且访问性能不会降低。
〔17〕＜校准周期计数器的控制＞
在方案16的数据处理系统中，上述校准周期计数器在每发出刷新命令时进行计数工作，在计数值达到校准周期的期间时返回初始值。
在应进行校准工作的间隔相对于应进行刷新工作的间隔较长时，校准周期计数器的计数工作的控制变得容易。特别是，与通过上述刷新周期计数器的值是否达到校准阈值(CALTH0)来判断是否进行上述的紧急发出校准命令的工作的匹配性优异。
2.实施方式的详细
进一步详述实施方式。
《数据处理系统》
图1表示本发明的一实施方式的数据处理系统。数据处理系统在微型计算机(MCU)1上连接有1个DDR3形态的SDRAM2而构成。MCU1及SDRAM2分别为不同的半导体装置，没有特别限制，利用CMOS集成电路制造技术形成在单晶硅那样的1个半导体基板上。
微型计算机1没有特别限制，具有CPU10、DMAC11、绘制控制器(DRWC)12、显示控制器(DISPC)13、网络控制器(NETC)14、时钟脉冲产生器(CPG)15、图像编解码器(VCODEC)16、音频编解码器(SCODEC)17、定时器(TMR)18、串行接口(SRLIF)19、作为存储器控制电路的SDRAM控制器(SDRAMC)20，上述电路模块经由内部总线(IBUS)21进行数据等的输入输出。
CPU10执行存储于SDRAM2的程序区域的程序。DMAC11根据由CPU设定的数据传输条件进行与SDRAM2等之间的数据传输控制。绘制控制器12在SDRAM2的帧缓存区域进行图像数据的绘制控制。显示控制器13对在SDRAM2的帧缓存区域绘制的图像数据进行显示控制。网络控制器14按照由CPU10指定的网络协议进行SDRAM2的通信缓冲区域的发出数据的发送或将接收数据存储于通信缓冲区域的通信控制。SDRAM控制器20响应来自作为访问请求电路的CPU10、DMAC11、绘制控制器12、显示控制器13、及网络控制器14的访问请求而对SDRAM2进行接口控制。
内部总线21没有特别限制，由分割传输总线构成，请求访问的CPU10等的电路模块(发起端)通过输出请求包来请求访问，与被访问的SDRAM2相连接的SDRAM控制器20等的电路模块(目标)将针对访问请求的响应结果通过响应包返回发起端。省略图示的路由器进行与针对发起端与目标之间的请求包和响应包的路由竞争的信息包之间的调解。
SDRAM2与互补时钟信号CK、CK#(记号#表示反相信号或低启动信号)的上升和下降的双方同步地进行写入数据的输入和读出数据的输出。上述时钟信号CK、CK#在时钟有效信号CKE被激活的条件下有效。多位的输入输出数据由DQ代表，数据选通信号DQS、DQS#表示读出数据及写入数据DQ的确定，写入、读出、刷新、动态片内终结器等的工作通过由芯片选择信号CS#、行地址选通信号RAS#、列地址选通信号CAS#、及允许写入信号WE#等的电平信号的组合决定的命令指示。BA0－BA2是指构成多个动态型存储器单元呈矩阵状配置而成的存储器阵列的存储体的存储体选择信号，A0－A15是指存储体内的地址信号。DM是用于对并行数据的一部分进行掩蔽的数据掩蔽信号，RESET#是相对于SDRAM2的复位信号，ODT是指示是否将片内终结器的终端电阻与数据系统电路相连接的指示信号。数据系统电路没有特别限制，是数据DQ及数据选通信号DQS、DQS#的输入输出接口电路。与接地GND之间相连接的ZQ是作为用于校正动态片内终结器的终端电阻的电阻值的校正电路进行校正的基准使用的电阻元件。
SDRAM控制器20进行与SDRAM2之间的上述信号CK、CK#、CKE、CS#、RAS#、CAS#、WE#、DM、BA0－BA2、A0－A15、RESET#、DQ、DQS、DQS#、ODT的输入输出。
关于SDRAM2的详细结构，与本发明没有直接关系，因此，在此省略详细的说明。本发明与SDRAM2的刷新工作和用于校正动态片内终结器的终端电阻的电阻值的校准工作有关系，具体地说明指示两者的工作的命令。
如图2所例示，校准命令(ZQCS命令)由CS#＝L(低电平)、RAS#＝H、CAS#＝H(高电平)、WE#＝L、A10＝L指示，其他的信号值可以为任意。从SDRAM控制器20向SDRAM2发出校准命令时，SDRAM2以外部电阻ZQ的电阻值为基准相对于温度及电源电压校正数据输出系统的终端电阻值。
如图3所例示，作为所谓自动刷新的刷新命令(REF命令)由CS#＝L、RAS#＝L、CAS#＝L、WE#＝H指示。当从SDRAM控制器20向SDRAM2发出刷新命令时，SDRAM2进行字线选择工作和由此被互补位线读出的电荷信息的传感器放大工作，而进行动态型的存储器单元所保持的存储信息的再现。
SDRAM控制器20和SDRAM2的连接形态不限定于使用图1的1个SDRAM2的结构，如图4所例示，也可以将例如2个SDRAM2＿a、2＿b的数据输入输出端子与和SDRAM控制器20相对应的数据输入输出端子共通连接，利用各个芯片选择信号CS0#、CS1#、各个时钟有效信号CKE#、CKE#1和各个片内终结器信号ODT#0，ODT#1使2个SDRAM2＿a、2＿b分别选择工作的连接形态。在该情况下，其他信号CK、CK#、RAS#、CAS#、WE#、DM、RESET#、DQS、DQS#可以对于双方的SDRAM2＿a、2＿b共用。另外，如图5所例示，也可以采用将例如2个SDRAM2＿a、2＿b的数据输入输出端子分为SDRAM控制器20的上位侧数据输入输出端子和下位侧数据输入输出端子，关于同一数据选通信号也相对于2个SDRAM2＿a、2＿b在上位侧和下位侧分别连接而使2个SDRAM2＿a、2＿b并行工作的连接形态。在该情况下，其他信号CS#、时钟有效信号CKE#、ODT#、CK、CK#、RAS#、CAS#、WE#、DM。RESET#对于两个SDRAM2＿a、2＿b共用。
SDRAM2相对于SDRAM控制器20的连接形态无论在图1、图4或图5哪个图中，SDRAM控制器20发出的上述刷新命令及校准命令都没有差别。SDRAM控制器20相对于与其相连接的所有SDRAM每隔规定的间隔必须使刷新完成，另外，每规定间隔必须对动态片内终结器的终端电阻校正由温度、电源电压的变动引起的影响。
图6表示SDRAM控制器20的具体例。SDRAM控制器20由DDR接口控制部(DDRC)30和DDR接口部(DDRIF)31构成。DDR接口控制部30由请求控制部32、响应控制部33、寄存器部34、及器件控制部35构成。请求控制部32将从内部总线21提供的请求包分解，获得读存储器、写存储器、读寄存器、及写寄存器等的指令和写入数据等。寄存器34具有多个由CPU10初始设定有SDRAM的控制所需的后述的控制数据的寄存器。器件控制电路35具有将详细后述的计数器等的运算电路、控制逻辑36，生成按照从请求控制部32提供的指令的控制命令，控制命令的生成根据需要参照寄存器部34保有的控制数据等。寄存器访问所用的控制命令提供给寄存器部34，存储器访问所用的控制命令提供给DDR接口部31。
DDR接口部31按照提供的控制命令为了控制SDRAM2而在与时钟信号CK、CK#同步的定时生成RAS#、CAS#、WE#、DQS、DQS#、CKE#等控制信号，在读取工作的情况下，接收从SDRAM2输出的读取数据DQ而返回器件控制电路35。在写入工作的情况下，向SDRAM2供给写入数据。在刷新工作的情况下，向SDRAM2提供刷新命令，在校准工作的情况下，向SDRAM2提供校准命令。
响应控制部33根据寄存器访问及存储器访问的访问结果生成响应包，指定访问请求元(CPU等含有的访问请求电路的任一个)的发起端而将响应包输出到内部总线21。在响应读取工作的响应包含有读取数据，在响应写入工作的响应包含有写入完成通知。
器件控制部35以请求包所含有的指令单位发出控制命令。例如，器件控制部35在接收请求相对于SDRAM2的64字节的连续数据的访问的请求包时，生成64字节的爆发访问(burstaccess)所用的控制命令。在响应该控制命令的SDRAM访问的中途存在有优先度较高的SDRAM工作的情况下，器件控制部35管理中断的SDRAM访问的访问经过，优先度较高的SDRAM工作完成后能使中断的SDRAM访问工作再开始。这样的等待控制以往已经进行，因此，省略更详细的说明。
《刷新及校准控制功能》
以下，详述SDRAM控制器20相对于SDRAM的刷新命令发出控制功能和校准命令发出控制功能。
寄存器部34作为设定有刷新命令及校准命令的发出控制所用的控制数据的寄存器，具有刷新周期寄存器REFINT、最大剩余次数寄存器REFPMAX、校准周期寄存器CALINT、第一抑制期间寄存器TCALRZ、第二抑制期间寄存器TCALZR、作为第二阈值的强制阈值寄存器REFTH，这些寄存器利用CPU10可编程地设定所要的值。
器件控制部35作为刷新命令及校准命令的发出控制所用的运算电路，具有刷新周期计数器intcnt、剩余次数计数器pcnt、校准周期计数器calcnt、第一抑制期间计数器rzcnt、第二抑制期间计数器zrcnt、作为第一阈值的紧急阈值寄存器REFTH0、校准阈值寄存器CALTH0。
刷新周期寄存器REFINT设定刷新工作的平均间隔即刷新周期。刷新周期计数器intcnt对被上述刷新周期寄存器REFINT设定的刷新周期的期间计数。即，该刷新周期计数器intcnt按每时钟执行倒数计时，当计数值为0时，刷新周期寄存器REFINT的值重置而继续倒数计时。
最大剩余次数寄存器REFPMAX设定作为先行刷新数的刷新命令剩余发出次数。剩余次数计数器pcnt每次发出上述刷新命令递增1，每当上述刷新周期计数器intcnt的刷新周期期间的计数满值时递减1。即，剩余次数计数器pcnt通过发出刷新命令而递增1，在刷新周期计数器intcnt为0时递减1。刷新周期计数器intcnt定位为下位侧计数器时，剩余次数计数器pcnt能定位为其上位侧计数器。刷新工作基本上利用未请求存储器访问的空闲时间进行，因此，将必须使针对SDRAM2的所有存储器单元的刷新工作完成的时间细分化而利用刷新周期计数器的计数值进行管理，其整体的时间利用上侧的剩余次数计数器pcnt管理。工作详细如后述。
校准周期寄存器CALINT设定作为校准间隔的校准周期。校准周期计数器calcnt对被上述校准周期寄存器CALINT设定的校准周期的期间进行计数。即，校准周期计数器calcnt每发出刷新命令时递增1，其计数值达到校准周期寄存器CALINT的设定值时，归零。校准周期比刷新周期长。
第一抑制期间寄存器TCALRZ指定在发出上述刷新命令发出后抑制上述校准命令发出的期间。第一抑制期间计数器rzcnt对被上述第一抑制期间寄存器TCALRZ设定的期间计数。即，在发出刷新命令时，第一抑制期间寄存器TCALRZ的设定值被载入，以时钟单位开始递减工作，当计数值为0时，计数工作停止。
第二抑制期间寄存器TCALZR指定在上述校准命令发出后抑制上述刷新命令发出的期间。第二抑制期间计数器zrcnt对被上述第二抑制期间寄存器TCALZR设定的期间计数。即，在发出校准命令时，第二抑制期间寄存器TCALZR的设定值被载入，以时钟单位开始递减工作，当计数值为0时，计数工作停止。
强制阈值寄存器REFTH设定有作为第二阈值的强制阈值，该第二阈值用于通过与上述刷新周期计数器intcnt的计数值相比较来判断是否应强制发出刷新命令。
控制逻辑36根据寄存器REFINT、REFPMAX、TCALZR的设定值利用内部运算生成作为第一阈值的紧急阈值并对寄存器REFTH0设置，该第一阈值用于判断是否应进行比刷新命令的强制发出优先度更高的紧急发出。关于发出校准命令，控制逻辑36根据寄存器CALINT、TCALZR的设定值利用内部运算生成校准阈值并对寄存器CALTH0设置，该校准阈值用于相对于上述校准周期计数器calcnt的计数值判断是否应紧急地发出校准命令。
图7例示SDRAM控制器20的刷新命令及校准命令的发出定时。在发出刷新命令(REF)后，利用第一抑制期间计数器rzcnt在由上述第一抑制期间寄存器TCALRZ的设定值指定的第一抑制期间tIZQCS之间抑制校准命令的发出，得以保证在接着刷新工作之后对SDRAM2的存储器访问。同样地，在发出校准命令(ZQCS)后，利用第二抑制期间计数器zrcnt在由上述第二抑制期间寄存器TCALZR的设定值指定的第二抑制期间tIREF之间抑制刷新命令的发出，得以保证在接着校准工作之后对SDRAM2的存储器访问。相对于此，在未进行上述抑止期间的控制的情况下，如图8所例示，与刷新命令(FRE)连续地发出校准命令(ZQCS)时，在刷新工作期间tREF和校准工作期间tZQCS吻合的期间不能进行SDRAM访问。
《自动刷新控制流程》
图9例示使用刷新命令的自动刷新的控制流程。自动刷新被启动而选择自动刷新工作模式时(S1)，若第二抑制期间计数器zrcnt的值不为0，则是图7的禁止期间tIREF，因此，等待该期间的经过(S2)。在经过了禁止期间tIREF时，判断剩余次数计数器pcnt是否为零(S3)，若不为零，则进行先行刷新工作S6。在剩余次数计数器pcnt为零的情况下，若刷新周期计数器intcnt的值不小于强制阈值寄存器REFTH的强制阈值的值，有一定富余，因此，同样地也进行先行刷新工作S6(S4)。在刷新周期计数器intcnt的值小于强制阈值寄存器REFTH的强制阈值的情况下(S4)，进一步判断刷新周期计数器intcnt的值是否小于紧急阈值寄存器REFTH0的紧急阈值，若不小于则还有富余，因此进行强制刷新工作S7，若小于则没有富余，因此进行紧急刷新工作S8。
图10例示先行刷新工作的控制流程。在先行刷新工作中，最初判断剩余次数计数器pcnt的值是否小于最大剩余次数寄存器REFPMAX的值(S10)，若大于，在当前时刻需要的刷新工作足够，因此，处理结束。在剩余次数计数器pcnt的值小于最大剩余次数寄存器REFPMAX的值的情况下，判断内部总线21的请求包相对于访问请求的SDRAM访问是否完成(S11)，若未完成，则处理结束。若未完成，则发出刷新命令(S12)，接着，剩余次数计数器pcnt的值递增1(S13)，处理结束。
图11例示强制刷新工作的控制流程。在强制刷新工作中，最初判断来自内部总线21的请求包相对于访问请求的SDRAM访问是否完成(S20)，若未完成，则处理结束，若完成，则发出刷新命令(S21)，接着，剩余次数计数器pcnt的值递增1(S22)，处理结束。
图12例示紧急刷新工作的控制流程。在紧急刷新工作中，即使来自内部总线21的请求包相对于访问请求的SDRAM访问未完成，也发出刷新命令(S30)，接着，剩余次数计数器pcnt的值递增1(S31)，处理结束。在SDRAM访问的中途，访问中断而强制地发出刷新命令时，如前所述，SDRAM控制器20进行在刷新完成后使中断的SDRAM访问再开始的控制。
《自动校准控制流程》
图13例示使用校准命令的自动校准的控制流程。自动校准被启动而自动校准工作模式被选择时(S40)，若第一抑制期间计数器rzcnt的值不为0，则是图7的禁止期间tIZQCS，因此等待该期间的经过(S41)。在经过了禁止期间tIZQCS时，判断校准周期计数器calcnt是否达到了校准周期寄存器CALINT的设定值(S42)，若未达到，则等待达到到，若达到，则判断刷新周期计数器intcnt的值是否为校准阈值CALTH0以下(S43)。若被倒数的刷新周期计数器intcnt的值不为校准阈值CALTH0以下，则还有富余，因此，进行通常校准工作(S44)。在S43的判断下刷新周期计数器intcnt的值为校准阈值CALTH0以下的情况下，由于已经没有富余，因此，进行紧急校准工作S45。
图14例示通常校准工作的控制流程。在通常校准工作下，最初判断来自内部总线21的请求包相对于访问请求的SDRAM访问是否完成(S50)，若未完成，则处理结束，若完成，则发出校准命令(S51)，处理结束。
图15例示紧急校准工作的控制流程。在紧急刷新工作中，即使来自内部总线21的请求包相对于访问请求的SDRAM访问未完成，也发出校准命令(S60)，处理结束。在SDRAM访问的中途，访问中断而强制地发出校准命令时，如前所述，SDRAM控制器20进行在校准工作完成后使中断的SDRAM再开始的访问。
《工作定时》
图16例示进行通常校准的情况下的工作定时。在时刻t1，在刷新周期计数器intcnt的值为N时发出刷新命令REF，与此同步地，剩余次数计数器pcnt的值从M递增到M+1，校准周期计数器calcnt的值初始化为0。另外，第一抑制期间寄存器TCALRZ的值被写入第一抑制期间计数器rzcnt而开始时钟的计数。第一抑制期间计数器rzcnt的值从初始值到0的、从时刻t1(刷新命令发出后)到t2的期间为新的校准命令的发出抑制期间tIZQCS。在该期间，发出例如行地址类的激活命令ACT、读取命令READ。时刻t2以后能发出校准命令，例如时刻t3发出校准命令ZQCS。在发出校准命令ZQCS时，第二抑制期间寄存器TCALZR的值被载入第二抑制期间计数器zrcnt而开始时钟的计数。第二抑制期间计数器zrcnt的值从初始值到0的、时刻t3(校准命令发出后)到t4的期间为新的刷新命令REF的发出抑制期间tIREF。在该期间，例如发出行地址类的激活命令ACT、读取命令READ。
图17例示进行紧急校准情况下的工作定时。在时刻t1，刷新周期计数器intcnt的值为1时，发出刷新命令REF，与此同步地，剩余次数计数器pcnt的值从0递增到1，校准周期计数器calcnt的值初始化为0。另外，第一抑制期间寄存器TCALRZ的值被载入第一抑制期间计数器rzcnt而开始时钟的计数。第一抑制期间计数器rzcnt的值从初始值到0的、时刻t1到t2的期间为新的校准命令的发出抑制期间tIZQCS。在该期间，发出例如行地址系的激活命令ACT、读取命令READ。在此，在时刻t2，校准周期计数器calcnt的值递增到寄存器CALINT的初始值，刷新周期计数器intcnt的值小于阈值CALTH0，因此，选择紧急校准工作。由此，经过全部预充电命令(即将所有存储体作为对象指示预充电工作的命令)PREA的发出，在时刻t4发出校准命令ZQCS。在发出校准命令ZQCS时，第二抑制期间寄存器TCALZR的值被载入第二抑制期间计数器zrcnt而开始时钟的计数。第二抑制期间计数器zrcnt的值从初始值到0的、从时刻t3到t4的期间为新的刷新命令REF的发出抑制期间tIREF。在该期间，发出例如行地址类的激活命令ACT、读取命令READ。在此，在时刻t4，剩余次数计数器pcnt的值递减到0，并且，刷新周期计数器intcnt的值小于阈值REFTH0，因此，紧急刷新工作被选择。由此，经过全部预充电命令(即将所有存储体作为对象指示预充电工作的命令)PREA的发出，在时刻t5发出刷新命令REF。
在图17的情况下，在时刻t3、t5的定时，向SDRAM控制器20请求总线访问，SDRAM控制器20也如图示地强制地发出校准命令ZQCS、刷新命令REF。与此相对，在图16的情况下，在时刻t3、t5的定时，若向SDRAM控制器20请求总线访问，则与图示的定时不同，SDRAM控制器20不发出校准命令ZQCS、刷新命令REF，等待响应总线访问的SDRAM访问结束。
图18至图20例示SDRAM控制器20选择性地控制进行芯片选择的多个SDRAM的情况下的校准工作的执行形态。图18表示相对于多个SDRAM并行地进行校准工作的情况下的工作定时，图19表示依次执行，图20表示利用周期算法的逐次的事项。
在图18的并行执行的情况下，整个执行时间变短，但最大功耗变得过大。在图19的情况下，最大功耗较小，但整个执行时间变长。在图20的情况下，与图19的情况相同，但由于多次校准工作的串连连续而使存储器访问连续、变得过长的问题得到解决。
采用上述实施方式，获得以下的作用效果。
〔1〕能使刷新命令的发出和校准命令的发出不连续，能防止两个命令连续导致的访问速度的降低。
〔2〕能在寄存器可编程地分别设定在刷新命令发出后抑制上述校准命令发出的期间、在校准命令发出后抑制上述刷新命令发出的期间。
〔3〕通过采用紧急刷新工作，能应对刷新休止期间变长了的紧急时。
〔4〕通过采用强制刷新工作，在刷新工作的紧急度较低的情况下，能保证相对于来自上述访问请求电路的访问请求的SDRAM访问的连续性而避免访问性能降低。
〔5〕在不对SDRAM进行访问时，若总是进行刷新工作，则不仅工作浪费，而且访问请求电路对SDRAM的访问机会减少。通过考虑剩余次数统计值，那样的缺点不显著化。总之，在刷新工作的紧急度更低的情况下，能使相对于SDRAM的来自上述访问请求电路的访问相对于刷新工作最优先。
〔6〕通过采用紧急校准工作，能应对校准休止期间变长了的紧急时。
〔7〕通过采用通常校准工作，在校准工作的紧急度较低的情况下，能保证相对于来自上述访问请求电路的访问请求的SDRAM访问的连续性而避免访问性能降低。
〔8〕通过采用校准周期计数器每次发出刷新命令进行计数工作，计数值达到校准周期寄存器的设定值时返回初始值的控制，在应进行校准工作的间隔相对于应进行刷新工作的间隔较长时，校准周期计数器的计数工作的控制变得容易。特别是，那样的控制与利用上述刷新周期计数器的值是否达到校准阈值(CALTH0)来判断是否应发出上述的紧急的校准命令的工作的匹配性优异。
以上基于实施方式具体地说明了本发明人完成的发明，但本发明不限定于此，在不脱离其要旨的范围内能进行各种变更当然不用说。
例如，SDRAM不限定于DDR3。与SDRAM控制器相连接的SDRAM的数量不限定。寄存器设定不限定于CPU的设定。另外，也可以代替寄存器而使用其他的电路。微型计算机的片上电路模块不限定于上述说明，内部总线不限定于上述，也可以是多层总线，且不限定于分割传输总线。另外，相对于SDRAM的访问命令不限定于激活命令ACT、读取命令READ、写入命令等，也可以包含其他命令或是不同的命令。
产业上的可利用性
本发明能广泛地应用于控制DDR－SDRAM的存储器控制技术、特别是刷新命令和校准命令的发出控制技术。
1微型计算机(MCU)
2SDRAM
10CPU
11DMAC
12绘制控制器(DRWC)
13显示控制器(DISPC)
14网络控制器(NETC)
15时钟脉冲产生器(CPG)
16图像编解码器(VCODEC)
17音频编解码器(SCODEC)
18定时器(TMR)
19串行接口(SRLIF)
20作为存储器控制电路的SDRAM控制器(SDRAMC)
21内部总线(IBUS)
CK、CK#互补时钟信号
CKE时钟有效信号
DQ输入输出数据
DQS、DQS#数据选通信号
CS#芯片选择信号
RAS#行地址选通信号
CAS#列地址选通信号
WE#允许写入信号
30DDR接口控制部(DDRC)
31DDR接口部(DDRIF)
32请求控制部
33响应控制部
34寄存器部
35器件控制部
REFINT刷新周期寄存器
REFPMAX最大剩余次数寄存器
CALINT校准周期寄存器
TCALRZ第一抑制期间寄存器
TCALZR第二抑制期间寄存器
REFTH作为第二阈值的强制阈值寄存器
intcnt刷新周期计数器
pcnt剩余次数计数器
calcnt校准周期计数器
rzcnt第一抑制期间计数器
zrcnt第二抑制期间计数器
寄存器REFTH0作为第一阈值的紧急阈值
CALTH0校准阈值寄存器

Claims (20)

1.一种半导体装置，具有：
存储器控制电路，其控制DDR型的SDRAM；
访问请求电路，其向上述存储器控制电路请求上述SDRAM的访问，
上述存储器控制电路能够发出如下命令：访问命令，其用于响应来自上述访问请求电路的访问请求；刷新命令，其用于以设定的刷新周期为基准而请求使上述SDRAM的存储信息再现的刷新工作；校准命令，其用于以设定的校准周期为基准而请求用于校正上述SDRAM的终端电阻值的校准工作，
上述存储器控制电路还包括：第一寄存器，其指定在上述刷新命令发出后限制上述校准命令发出的期间；第二寄存器，其指定在上述校准命令发出后限制上述刷新命令发出的期间。
2.一种微型计算机，其形成于1个半导体基板上，具有：
CPU；
与上述CPU连接的总线；
存储器控制电路，其连接上述总线，控制DDR型的SDRAM，
上述存储器控制电路能够发出如下命令：访问命令，其用于响应来自上述CPU的访问请求；刷新命令，其用于以设定的刷新周期为基准而请求使上述SDRAM的存储信息再现的刷新工作；校准命令，其用于以设定的校准周期为基准而请求用于校正上述SDRAM的终端电阻值的校准工作，
上述存储器控制电路还包括：第一寄存器，其指定在上述刷新命令发出后限制上述校准命令发出的期间；第二寄存器，其指定在上述校准命令发出后限制上述刷新命令发出的期间。
3.一种半导体装置，具有：
存储器控制电路，其控制DDR型的SDRAM；
访问请求电路，其向上述存储器控制电路请求上述SDRAM的访问，
上述存储器控制电路能够发出如下命令：访问命令，其用于响应来自上述访问请求电路的访问请求；刷新命令，其用于以设定的刷新周期为基准而请求使上述SDRAM的存储信息再现的刷新工作；校准命令，其用于以设定的校准周期为基准而请求用于校正上述SDRAM的终端电阻值的校准工作，
上述存储器控制电路还包括：第一寄存器，其指定在上述刷新命令发出后抑止上述校准命令发出的期间。
4.根据权利请求3所述的半导体装置，其特征在于：
上述存储器控制电路还包括：
第一计数器，其对被上述第一寄存器设定的期间进行计数，
在上述刷新命令发出后，直到上述第一计数器的计数值超过上述第一寄存器所设定的期间为止，抑止上述校准命令的发出。
5.根据权利请求3或4所述的半导体装置，其特征在于：
上述存储器控制电路还包括：
第二寄存器，其指定在上述校准命令发出后抑止上述刷新命令发出的期间。
6.根据权利请求5所述的半导体装置，其特征在于：
上述存储器控制电路还包括：
第二计数器，其对被上述第二寄存器设定的期间进行计数，
在上述校准命令发出后，直到上述第二计数器的计数值超过上述第二寄存器所设定的期间为止，抑止上述刷新命令的发出。
7.一种半导体装置，具有：
存储器控制电路，其控制DDR型的SDRAM；
访问请求电路，其向上述存储器控制电路请求上述SDRAM的访问，
上述存储器控制电路能够发出如下命令：访问命令，其用于响应来自上述访问请求电路的访问请求；刷新命令，其用于以设定的刷新周期为基准而请求使上述SDRAM的存储信息再现的刷新工作；校准命令，其用于以设定的校准周期为基准而请求用于校正上述SDRAM的终端电阻值的校准工作，
上述存储器控制电路还包括：第一寄存器，其指定在上述校准命令发出后抑止上述刷新命令发出的期间。
8.根据权利请求7所述的半导体装置，其特征在于：
上述存储器控制电路还包括：
第一计数器，其对被上述第一寄存器设定的期间进行计数，
在上述校准命令发出后，直到上述第一计数器的计数值超过上述第一寄存器所设定的期间为止，抑止上述刷新命令的发出。
9.根据权利请求7或8所述的半导体装置，其特征在于：
上述存储器控制电路还包括：
第二寄存器，其指定在上述刷新命令发出后抑止上述校准命令发出的期间。
10.根据权利请求9所述的半导体装置，其特征在于：
上述存储器控制电路还包括：
第二计数器，其对被上述第二寄存器设定的期间进行计数，
在上述刷新命令发出后，直到上述第二计数器的计数值超过上述第二寄存器所设定的期间为止，抑止上述校准命令的发出。
11.一种微型计算机，其形成于1个半导体基板上，具有：
CPU；
与上述CPU连接的总线；
存储器控制电路，其连接上述总线，控制DDR型的SDRAM，
上述存储器控制电路能够发出如下命令：访问命令，其用于响应来自上述CPU的访问请求；刷新命令，其用于以设定的刷新周期为基准而请求使上述SDRAM的存储信息再现的刷新工作；校准命令，其用于以设定的校准周期为基准而请求用于校正上述SDRAM的终端电阻值的校准工作，
上述存储器控制电路还包括：第一寄存器，其指定在上述刷新命令发出后限制上述校准命令发出的期间。
12.根据权利请求11所述的微型计算机，其特征在于：
上述存储器控制电路还包括：
第一计数器，其对被上述第一寄存器设定的期间进行计数，
在上述刷新命令发出后，直到上述第一计数器的计数值超过上述第一寄存器所设定的期间为止，抑止上述校准命令的发出。
13.根据权利请求11或12所述的微型计算机，其特征在于：
上述存储器控制电路还包括：
第二寄存器，其指定在上述校准命令发出后抑止上述刷新命令发出的期间。
14.根据权利请求13所述的微型计算机，其特征在于：
上述存储器控制电路还包括：
第二计数器，其对被上述第二寄存器设定的期间进行计数，
在上述校准命令发出后，直到上述第二计数器的计数值超过上述第二寄存器所设定的期间为止，抑止上述刷新命令的发出。
15.一种微型计算机，其形成于1个半导体基板上，具有：
CPU；
与上述CPU连接的总线；
存储器控制电路，其连接上述总线，控制DDR型的SDRAM，
上述存储器控制电路能够发出如下命令：访问命令，其用于响应来自上述CPU的访问请求；刷新命令，其用于以设定的刷新周期为基准而请求使上述SDRAM的存储信息再现的刷新工作；校准命令，其用于以设定的校准周期为基准而请求用于校正上述SDRAM的终端电阻值的校准工作，
上述存储器控制电路还包括：第一寄存器，其指定在上述校准命令发出后限制上述刷新命令发出的期间。
16.根据权利请求15所述的微型计算机，其特征在于：
上述存储器控制电路还包括：
第一计数器，其对被上述第一寄存器设定的期间进行计数，
在上述校准命令发出后，直到上述第一计数器的计数值超过上述第一寄存器所设定的期间为止，抑止上述刷新命令的发出。
17.根据权利请求15或16所述的微型计算机，其特征在于：
上述存储器控制电路还包括：
第二寄存器，其指定在上述刷新命令发出后抑止上述校准命令发出的期间。
18.根据权利请求17所述的微型计算机，其特征在于：
上述存储器控制电路还包括：
第二计数器，其对被上述第二寄存器设定的期间进行计数，
在上述刷新命令发出后，直到上述第二计数器的计数值超过上述第二寄存器所设定的期间为止，抑止上述校准命令的发出。
19.一种数据处理系统，其具有：
DDR型的SDRAM；
与上述SDRAM相连接的微型计算机，
上述微型计算机能够发出下述命令：刷新命令，其用于以设定的刷新周期为基准而请求使上述SDRAM的存储信息再现的刷新工作；校准命令，其用于以设定的校准周期为基准而请求用于校正上述SDRAM的终端电阻值的校准工作，
限制在上述刷新命令发出后规定时间内发出上述校准命令。
20.一种数据处理系统，其具有：
DDR型的SDRAM；
与上述SDRAM相连接的微型计算机，
上述微型计算机能够发出下述命令：刷新命令，其用于以设定的刷新周期为基准而请求使上述SDRAM的存储信息再现的刷新工作；校准命令，其用于以设定的校准周期为基准而请求用于校正上述SDRAM的终端电阻值的校准工作，
限制在上述校准命令发出后规定时间内发出上述刷新命令。
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