JPWO2012014603A1 - 半導体装置及びデータ処理システム - Google Patents
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Abstract
Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
本発明の代表的な実施の形態に係る半導体装置(1)は、DDR型のSDRAM(2(2_a,2_b))を制御するメモリ制御回路(20)と、前記メモリ制御回路に前記SDRAMのアクセスを要求するアクセス要求回路(10〜14)と、を有する。前記メモリ制御回路は、前記アクセス要求回路からのアクセス要求に応答するためのアクセスコマンド(ACT,READ)と、設定されたリフレッシュサイクルを基準に前記SDRAMの記憶情報を再生するリフレッシュ動作を要求するためのリフレッシュコマンド(REF)と、設定されたキャリブレーションサイクルを基準に前記SDRAMの内部状態を補正するためのキャリブレーション動作を要求するためのキャリブレーションコマンド(ZQCS)とを発行し、前記リフレッシュコマンドの発行後所定時間だけ前記キャリブレーションコマンドの発行を抑制し、前記キャリブレーションコマンドの発行後所定時間だけ前記リフレッシュコマンドの発行を抑制する。
項1の半導体装置において、前記メモリ制御回路は、前記リフレッシュコマンドの発行後、前記キャリブレーションコマンドの発行を抑制する期間を指定する第1抑制期間レジスタ(TCALRZ)と、前記第1抑制期間レジスタに設定された期間を計数する第1抑制期間カウンタ(rzcnt)と、前記キャリブレーションコマンドの発行後前記リフレッシュコマンドの発行を抑制する期間を指定する第2抑制期間レジスタ(TCALZR)と、前記第2抑制期間レジスタに設定された期間を計数する第2抑制期間カウンタ(zrcnt)と、を備える。メモリ制御回路は、前記キャリブレーションコマンドの発行後に第1抑制期間カウンタの計数値が第1抑制期間レジスタの設定された期間を超えるまでリフレッシュコマンドの発行を抑止し、前記リフレッシュコマンドの発行後に第2抑制期間カウンタの計数値が第2抑制期間レジスタの設定された期間を超えるまでキャリブレーションコマンドの発行を抑止する。
項2の半導体装置において、前記メモリ制御回路は、リフレッシュサイクルが設定されるリフレッシュサイクルレジスタ(REFINT)と、前記リフレッシュサイクルレジスタに設定されたリフレッシュサイクルの期間を計数するリフレッシュサイクルカウンタ(intcnt)とを有する。メモリ制御回路は、前記リフレッシュサイクルカウンタによる計数値が第1閾値(REFTH0)に到達した以降は前記アクセス要求回路からのアクセス要求に応答するアクセスが完了していなくても前記リフレッシュコマンドを発行する。
項3の半導体装置において、前記メモリ制御回路は、前記リフレッシュサイクルカウンタによる計数値が前記第1閾値の手前の第2閾値(REFTH)に到達した以降は前記アクセス要求回路からのアクセス要求に応答するアクセスが完了しているとき前記リフレッシュコマンドを発行する。
項4の半導体装置において、前記メモリ制御回路は、リフレッシュコマンド余剰発行回数が設定される最大余剰回数レジスタ(REFPMAX)と、前記リフレッシュコマンドの発行毎に1をインクリメントし、前記リフレッシュサイクルカウンタによるリフレッシュサイクル期間のカウント満了毎に1をデクリメントする余剰回数カウンタ(pcnt)を有する。このときメモリ制御回路は、前記リフレッシュサイクルカウンタによる計数値が前記第2閾値に到達するまでは、前記余剰回数カウンタによる計数値が前記最大余剰回数レジスタの設定値に達していないことを条件に、前記アクセス要求回路からのアクセス要求に応答するアクセスが完了しているとき前記リフレッシュコマンドを発行する。
項3の半導体装置において、前記メモリ制御回路は、キャリブレーションサイクルが設定されるキャリブレーションサイクルレジスタ(CALINT)と、前記キャリブレーションサイクルレジスタに設定されたキャリブレーションサイクルの期間を計数するキャリブレーションサイクルカウンタ(calcnt)とを有する。このとき、前記メモリ制御回路は、前記キャリブレーションサイクルカウンタによる計数値が前記キャリブレーションサイクルレジスタで指定された値に到達し、且つ前記リフレッシュサイクルカウンタの値がキャリブレーション閾値(CALTH0)に達している場合には前記アクセス要求回路からのアクセス要求に応答するアクセスが完了されていなくても前記キャリブレーションコマンドを発行する。
項6の半導体装置において、前記メモリ制御回路は、前記キャリブレーションサイクルカウンタによる計数値が前記キャリブレーションサイクルレジスタで指定された値に到達し、且つ前記リフレッシュサイクルカウンタの値がキャリブレーション閾値に達していない場合には、前記アクセス要求回路からのアクセス要求に応答するアクセスが完了されている場合に前記キャリブレーションコマンドを発行する。
項7の半導体装置において、前記キャリブレーションサイクルカウンタは、リフレッシュコマンドの発行毎に計数動作を行い、計数値がキャリブレーションサイクルレジスタの設定値に達したとき初期値に戻される。
本発明の別の実施の形態に係るデータ処理システムは、DDR型のSDRAM(2(2_a,2_b))と、前記SDRAMに接続されるマイクロコンピュータ(1)とを有する。前記マイクロコンピュータは、前記SDRAMを制御するメモリ制御回路(20)と、前記メモリ制御回路に前記SDRAMのアクセスを要求するアクセス要求回路(10〜14)とを有する。前記メモリ制御回路は、前記アクセス要求回路からのアクセス要求に応答するためのアクセスコマンドと、設定されたリフレッシュサイクルを基準に前記SDRAMの記憶情報を再生するリフレッシュ動作を要求するためのリフレッシュコマンドと、設定されたキャリブレーションサイクルを基準に前記SDRAMの内部状態を補正するためのキャリブレーション動作を要求するためのキャリブレーションコマンドとを発行し、前記リフレッシュコマンドの発行後、所定時間だけ前記キャリブレーションコマンドの発行を抑制し、前記キャリブレーションコマンドの発行後、所定時間だけ前記リフレッシュコマンドの発行を抑制する。
項9のデータ処理システムは前記アクセス要求回路の一つとしてCPU(中央処理装置)を有する。
項9のデータ処理システムにおいて、前記メモリ制御回路は、前記CPUによって指定された第1抑制期間を計数する第1抑制期間カウンタと、前記CPUによって指定された第2抑制期間を計数する第2抑制期間カウンタと、を備える。このとき、メモリ制御回路は、前記キャリブレーションコマンドの発行後に第1抑制期間カウンタの計数値が第1抑制期間を超えるまでリフレッシュコマンドの発行を抑止し、前記リフレッシュコマンドの発行後に第2抑制期間カウンタの計数値が第2抑制期間を超えるまでキャリブレーションコマンドの発行を抑止する。
項11のデータ処理システムにおいて、前記メモリ制御回路は、前記CPUによって指定されたリフレッシュサイクルの期間を計数するリフレッシュサイクルカウンタを有する。このときメモリ制御回路は、前記リフレッシュサイクルカウンタによる計数値が第1閾値に到達した以降は前記アクセス要求回路からのアクセス要求に応答するアクセスが完了していなくても前記リフレッシュコマンドを発行する。
項12のデータ処理システムにおいて、前記メモリ制御回路は、前記リフレッシュサイクルカウンタによる計数値が前記第1閾値の手前の第2閾値に到達した以降は、前記アクセス要求回路からのアクセス要求に応答するアクセスが完了しているとき前記リフレッシュコマンドを発行する。
項13のデータ処理システムにおいて、前記メモリ制御回路は、リフレッシュコマンド余剰発行回数が設定される最大余剰回数レジスタと、前記リフレッシュコマンドの発行毎に1をインクリメントし、前記リフレッシュサイクルカウンタによるリフレッシュサイクル期間のカウント満了毎に1をデクリメントする余剰回数カウンタを有する。このとき、前記メモリ制御回路は、前記リフレッシュサイクルカウンタによる計数値が前記第2閾値に到達するまでは、前記余剰回数カウンタによる計数値が前記最大余剰回数レジスタの設定値に達していないことを条件に、前記アクセス要求回路からのアクセス要求に応答するアクセスが完了しているときに前記リフレッシュコマンドを発行する。
項12のデータ処理システムにおいて、前記メモリ制御回路は、前記CPUによって指定されたキャリブレーションサイクルの期間を計数するキャリブレーションサイクルカウンタを有する。このとき前記メモリ制御回路は、前記キャリブレーションサイクルカウンタによる計数値が前記キャリブレーションサイクルの期間に到達し、且つ前記リフレッシュサイクルカウンタの値がキャリブレーション閾値に達している場合には、前記アクセス要求回路からのアクセス要求に応答するアクセスが完了されていなくても前記キャリブレーションコマンドを発行する。
項15のデータ処理システムにおいて、前記メモリ制御回路は、前記キャリブレーションサイクルカウンタによる計数値が前記キャリブレーションサイクルの期間に到達し、且つ前記リフレッシュサイクルカウンタの値がキャリブレーション閾値に達していない場合には、前記アクセス要求回路からのアクセス要求に応答するアクセスが完了している場合に前記キャリブレーションコマンドを発行する。
項16のデータ処理システムにおいて、無前記キャリブレーションサイクルカウンタは、リフレッシュコマンドの発行毎に計数動作を行い、計数値がキャリブレーションサイクルの期間に達したとき初期値に戻される。
実施の形態について更に詳述する。
図1には本発明の一実施の形態に係るデータ処理システムが示される。データ処理システムはマイクロコンピュータ(MCU)1に1個のDDR3形態のSDRAM2が接続されて構成される。MCU1及びSDRAM2は夫々別々の半導体装置とされ、特に制限されないが、単結晶シリコンのような1個の半導体基板にCMOS集積回路製造技術によって形成される。
以下においては、SDRAMコントローラ20によるSDRAMに対するリフレッシュコマンド発行制御機能とキャリブレーションコマンド発行制御機能について詳述する。
図9にはリフレッシュコマンドを用いるオートリフレッシュの制御フローが例示される。オートリフレッシュがイネーブルにされてオートリフレッシュ動作モードが選択されているとき(S1)、第2抑制期間カウンタzrcntの値が0になっていなければ図7の禁止期間tIREFであるからその期間の経過を待つ(S2)。禁止期間tIREFが経過したときは余剰回数カウンタpcntがゼロになっている否かを判別し(S3)、ゼロでなければ先行リフレッシュ動作S6に進む。余剰回数カウンタpcntがゼロになっている場合にも、リフレッシュサイクルカウンタintcntの値が強制閾値レジスタREFTHの強制閾値の値よりも小さくなっていなければ相当余裕があるので同じく先行リフレッシュ動作S6に進む(S4)。リフレッシュサイクルカウンタintcntの値が強制閾値レジスタREFTHの強制閾値よりも小さくなっている場合には(S4)、更にリフレッシュサイクルカウンタintcntの値が緊急閾値レジスタREFTH0の緊急閾値よりも小さくなっているか否かを判別し、小さくなければまだ余裕があるので強制リフレッシュ動作S7に進み、小さければもう余裕がないので緊急リフレッシュ動作S8に進む。
図13にはキャリブレーションコマンドを用いるオートキャリブレーションの制御フローが例示される。オートキャリブレーションがイネーブルにされてオートキャリブレーション動作モードが選択されているとき(S40)、第1抑制期間カウンタrzcntの値が0になっていなければ図7の禁止期間tIZQCSであるからその期間の経過を待つ(S41)。禁止期間tIZQCSが経過したときは、キャリブレーションサイクルカウンタcalcntがキャリブレーションサイクルレジスタCALINTの設定値に達したか否かを判別し(S42)、達していなければ達するまで待ち、達していれば、リフレッシュサイクルカウンタintcntの値がキャリブレーション閾値CALTH0以下か否かが判別される(S43)。ダウンカウントされるリフレッシュサイクルカウンタintcntの値がキャリブレーション閾値CALTH0以下になっていなければまだ余裕があるので通常キャリブレーション動作に進む(S44)。S43の判別でリフレッシュサイクルカウンタintcntの値がキャリブレーション閾値CALTH0以下になっている場合には、もう余裕がないので緊急キャリブレーション動作S45に進む。
図16には通常キャリブレーションを行う場合の動作タイミングが例示される。時刻t1においてリフレッシュサイクルカウンタintcntの値がNのときリフレッシュコマンドREFが発行されると、これに同期して、余剰回数カウンタpcntの値がMからM+1にインクリメントされ、キャリブレーションサイクルカウンタcalcntの値が0に初期化される。また、第1抑制期間カウンタrzcntに第1抑制期間レジスタTCALRZの値がロードされてクロックの計数を開始する。第1抑制期間カウンタrzcntの値が初期値から0になるまでの、時刻t1(リフレッシュコマンド発行後)からt2までの期間が新たなキャリブレーションコマンドの発行抑制期間tIZQCSになる。この期間においては、例えばローアドレス系のアクティブコマンドACTやリードコマンドREADが発行される。時刻t2以降はキャリブレーションコマンドの発行が可能にされ、例えば時刻t3でキャリブレーションコマンドZQCSが発行される。キャリブレーションコマンドZQCSが発行されると、第2抑制期間カウンタzrcntに第2抑制期間レジスタTCALZRの値がロードされてクロックの計数を開始する。第2抑制期間カウンタzrcntの値が初期値から0になるまでの、時刻t3(キャリブレーションコマンド発行後)からt4までの期間が新たなリフレッシュコマンドREFの発行抑制期間tIREFになる。この期間においては、例えばローアドレス系のアクティブコマンドACTやリードコマンドREADが発行される。
2 SDRAM
10 CPU
11 DMAC
12 描画コントローラ(DRWC)
13 表示コントローラ(DISPC)
14 ネットワークコントローラ(NETC)
15 クロックパルスジェネレータ(CPG)
16 画像コーデック(VCODEC)
17音声コーデック(SCODEC)
18 タイマ(TMR)
19 シリアルインタフェース(SRLIF)
20メモリ制御回路としてのSDRAMコントローラ(SDRAMC)
21 内部バス(IBUS)
CK,CK# 相補クロック信号
CKE クロックイネーブル信号
DQ 入出力データ
DQS,DQS# データストローブ信号
CS# チップ選択信号
RAS# ロウアドレスストローブ信号
CAS# カラムアドレスストローブ信号
WE# ライトイネーブル信号
30 DDRインタフェース制御部(DDRC)
31 DDRインタフェース部(DDRIF)
32 リクエスト制御部
33 レスポンス制御部
34 レジスタ部
35 デバイス制御部
REFINT リフレッシュサイクルレジスタ
REFPMAX 最大余剰回数レジスタ
CALINT キャリブレーションサイクルレジスタ
TCALRZ 第1抑制期間レジスタ
TCALZR 第2抑制期間レジスタ
REFTH 第2閾値としての強制閾値レジスタ
intcnt リフレッシュサイクルカウンタ
pcnt 余剰回数カウンタ
calcnt キャリブレーションサイクルカウンタ
rzcnt 第1抑制期間カウンタ
zrcnt 第2抑制期間カウンタ
レジスタREFTH0 第1閾値としての緊急閾値
CALTH0 キャリブレーション閾値レジスタ
Claims (17)
- DDR型のSDRAMを制御するメモリ制御回路と、
前記メモリ制御回路に前記SDRAMのアクセスを要求するアクセス要求回路と、を有し、
前記メモリ制御回路は、前記アクセス要求回路からのアクセス要求に応答するためのアクセスコマンドと、設定されたリフレッシュサイクルを基準に前記SDRAMの記憶情報を再生するリフレッシュ動作を要求するためのリフレッシュコマンドと、設定されたキャリブレーションサイクルを基準に前記SDRAMの内部状態を補正するためのキャリブレーション動作を要求するためのキャリブレーションコマンドとを発行し、前記リフレッシュコマンドの発行後所定時間だけ前記キャリブレーションコマンドの発行を抑制し、前記キャリブレーションコマンドの発行後所定時間だけ前記リフレッシュコマンドの発行を抑制する、半導体装置。 - 前記メモリ制御回路は、
前記リフレッシュコマンドの発行後前記キャリブレーションコマンドの発行を抑制する期間を指定する第1抑制期間レジスタと、
前記第1抑制期間レジスタに設定された期間を計数する第1抑制期間カウンタと、
前記キャリブレーションコマンドの発行後前記リフレッシュコマンドの発行を抑制する期間を指定する第2抑制期間レジスタと、
前記第2抑制期間レジスタに設定された期間を計数する第2抑制期間カウンタと、を備え、
前記キャリブレーションコマンドの発行後に第1抑制期間カウンタの計数値が第1抑制期間レジスタの設定された期間を超えるまでリフレッシュコマンドの発行を抑止し、
前記リフレッシュコマンドの発行後に第2抑制期間カウンタの計数値が第2抑制期間レジスタの設定された期間を超えるまでキャリブレーションコマンドの発行を抑止する、請求項1記載の半導体装置。 - 前記メモリ制御回路は、リフレッシュサイクルが設定されるリフレッシュサイクルレジスタと、
前記リフレッシュサイクルレジスタに設定されたリフレッシュサイクルの期間を計数するリフレッシュサイクルカウンタと、を有し、
前記リフレッシュサイクルカウンタによる計数値が第1閾値に到達した以降は、前記アクセス要求回路からのアクセス要求に応答するアクセスが完了していなくても前記リフレッシュコマンドを発行する、請求項2記載の半導体装置。 - 前記メモリ制御回路は、前記リフレッシュサイクルカウンタによる計数値が前記第1閾値の手前の第2閾値に到達した以降は前記アクセス要求回路からのアクセス要求に応答するアクセスが完了しているとき前記リフレッシュコマンドを発行する、請求項3記載の半導体装置。
- 前記メモリ制御回路は、リフレッシュコマンド余剰発行回数が設定される最大余剰回数レジスタと、
前記リフレッシュコマンドの発行毎に1をインクリメントし、前記リフレッシュサイクルカウンタによるリフレッシュサイクル期間のカウント満了毎に1をデクリメントする余剰回数カウンタを有し、
前記リフレッシュサイクルカウンタによる計数値が前記第2閾値に到達するまでは、前記余剰回数カウンタによる計数値が前記最大余剰回数レジスタの設定値に達していないことを条件に、前記アクセス要求回路からのアクセス要求に応答するアクセスが完了しているとき前記リフレッシュコマンドを発行する、請求項4記載の半導体装置。 - 前記メモリ制御回路は、キャリブレーションサイクルが設定されるキャリブレーションサイクルレジスタと、
前記キャリブレーションサイクルレジスタに設定されたキャリブレーションサイクルの期間を計数するキャリブレーションサイクルカウンタと、を有し、
前記キャリブレーションサイクルカウンタによる計数値が前記キャリブレーションサイクルレジスタで指定された値に到達し且つ前記リフレッシュサイクルカウンタの値がキャリブレーション閾値に達している場合には前記アクセス要求回路からのアクセス要求に応答するアクセスが完了されていなくても前記キャリブレーションコマンドを発行する、請求項3記載の半導体装置。 - 前記メモリ制御回路は、前記キャリブレーションサイクルカウンタによる計数値が前記キャリブレーションサイクルレジスタで指定された値に到達し且つ前記リフレッシュサイクルカウンタの値がキャリブレーション閾値に達していない場合には前記アクセス要求回路からのアクセス要求に応答するアクセスが完了されている場合に前記キャリブレーションコマンドを発行する、請求項6記載の半導体装置。
- 前記キャリブレーションサイクルカウンタは、リフレッシュコマンドの発行毎に計数動作を行い、計数値がキャリブレーションサイクルレジスタの設定値に達したとき初期値に戻される、請求項7記載の半導体装置。
- DDR型のSDRAMと、
前記SDRAMに接続されるマイクロコンピュータと、を有し、
前記マイクロコンピュータは、前記SDRAMを制御するメモリ制御回路と、
前記メモリ制御回路に前記SDRAMのアクセスを要求するアクセス要求回路と、を有し、
前記メモリ制御回路は、前記アクセス要求回路からのアクセス要求に応答するためのアクセスコマンドと、設定されたリフレッシュサイクルを基準に前記SDRAMの記憶情報を再生するリフレッシュ動作を要求するためのリフレッシュコマンドと、設定されたキャリブレーションサイクルを基準に前記SDRAMの内部状態を補正するためのキャリブレーション動作を要求するためのキャリブレーションコマンドとを発行し、前記リフレッシュコマンドの発行後所定時間だけ前記キャリブレーションコマンドの発行を抑制し、前記キャリブレーションコマンドの発行後所定時間だけ前記リフレッシュコマンドの発行を抑制する、データ処理システム。 - 前記アクセス要求回路の一つとしてCPUを有する、請求項9記載のデータ処理システム。
- 前記メモリ制御回路は、
前記CPUによって指定された第1抑制期間を計数する第1抑制期間カウンタと、
前記CPUによって指定された第2抑制期間を計数する第2抑制期間カウンタと、を備え、
前記キャリブレーションコマンドの発行後に第1抑制期間カウンタの計数値が第1抑制期間を超えるまでリフレッシュコマンドの発行を抑止し、
前記リフレッシュコマンドの発行後に第2抑制期間カウンタの計数値が第2抑制期間を超えるまでキャリブレーションコマンドの発行を抑止する、請求項9記載のデータ処理システム。 - 前記メモリ制御回路は、前記CPUによって指定されたリフレッシュサイクルの期間を計数するリフレッシュサイクルカウンタを有し、
前記リフレッシュサイクルカウンタによる計数値が第1閾値に到達した以降は、前記アクセス要求回路からのアクセス要求に応答するアクセスが完了していなくても前記リフレッシュコマンドを発行する、請求項11記載のデータ処理システム。 - 前記メモリ制御回路は、前記リフレッシュサイクルカウンタによる計数値が前記第1閾値の手前の第2閾値に到達した以降は、前記アクセス要求回路からのアクセス要求に応答するアクセスが完了しているとき前記リフレッシュコマンドを発行する、請求項12記載のデータ処理システム。
- 前記メモリ制御回路は、リフレッシュコマンド余剰発行回数が設定される最大余剰回数レジスタと、
前記リフレッシュコマンドの発行毎に1をインクリメントし、前記リフレッシュサイクルカウンタによるリフレッシュサイクル期間のカウント満了毎に1をデクリメントする余剰回数カウンタを有し、
前記リフレッシュサイクルカウンタによる計数値が前記第2閾値に到達するまでは、前記余剰回数カウンタによる計数値が前記最大余剰回数レジスタの設定値に達していないことを条件に、前記アクセス要求回路からのアクセス要求に応答するアクセスが完了しているときに前記リフレッシュコマンドを発行する、請求項13記載のデータ処理システム。 - 前記メモリ制御回路は、前記CPUによって指定されたキャリブレーションサイクルの期間を計数するキャリブレーションサイクルカウンタを有し、
前記キャリブレーションサイクルカウンタによる計数値が前記キャリブレーションサイクルの期間に到達し且つ前記リフレッシュサイクルカウンタの値がキャリブレーション閾値に達している場合には前記アクセス要求回路からのアクセス要求に応答するアクセスが完了されていなくても前記キャリブレーションコマンドを発行する、請求項12記載のデータ処理システム。 - 前記メモリ制御回路は、前記キャリブレーションサイクルカウンタによる計数値が前記キャリブレーションサイクルの期間に到達し且つ前記リフレッシュサイクルカウンタの値がキャリブレーション閾値に達していない場合には前記アクセス要求回路からのアクセス要求に応答するアクセスが完了している場合に前記キャリブレーションコマンドを発行する、請求項15記載のデータ処理システム。
- 前記キャリブレーションサイクルカウンタは、リフレッシュコマンドの発行毎に計数動作を行い、計数値がキャリブレーションサイクルの期間に達したとき初期値に戻される、請求項16記載のデータ処理システム。
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