CN105474322A - 阻变存储器逻辑运算阵列的操作方法、装置及设备 - Google Patents

阻变存储器逻辑运算阵列的操作方法、装置及设备 Download PDF

Info

Publication number
CN105474322A
CN105474322A CN201480000751.1A CN201480000751A CN105474322A CN 105474322 A CN105474322 A CN 105474322A CN 201480000751 A CN201480000751 A CN 201480000751A CN 105474322 A CN105474322 A CN 105474322A
Authority
CN
China
Prior art keywords
resistance
storing device
variable storing
logical operation
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201480000751.1A
Other languages
English (en)
Other versions
CN105474322B (zh
Inventor
缪向水
李祎
周亚雄
徐荣刚
赵俊峰
韦竹林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Publication of CN105474322A publication Critical patent/CN105474322A/zh
Application granted granted Critical
Publication of CN105474322B publication Critical patent/CN105474322B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0059—Security or protection circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/78—Array wherein the memory cells of a group share an access device, all the memory cells of the group having a common electrode and the access device being not part of a word line or a bit line driver
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Computer Security & Cryptography (AREA)
  • Semiconductor Memories (AREA)
  • Logic Circuits (AREA)

Abstract

一种阻变存储器逻辑运算阵列的操作方法、装置及设备。阻变存储器逻辑运算阵列的操作方法，包括：将逻辑运算阵列中至少一组逻辑运算单元的第一场效应晶体管开关打开，将逻辑运算单元的第二场效应晶体管开关关闭，并将逻辑运算单元的第三阻变存储器置于存储位写入电压；分别向逻辑运算单元的第一阻变存储器和第二阻变存储器的输入端输入电平信号；经过逻辑运算之后，关闭第一场效应晶体管开关，打开第二场效应晶体管开关，将第三阻变存储器置于读出电压，输出经过逻辑运算后存储在第三阻变存储器的电平信号。实现了阻变存储器逻辑运算功能以及存储功能。

Description

阻变存储器逻辑运算阵列的操作方法、 装置及设备 技术领域
本发明实施例涉及电子技术领域， 尤其涉及一种阻变存储器逻辑运算阵 列的操作方法、 装置及设备。 背景技术
传统的计算机采用冯诺依曼架构， 此结构中计算和存储分离， 分别由中 央处理器（Central Processing Unit, 简称 CPU)和存储器完成。 随着科技的发 展， CPU和存储器的速度和容量飞速提高， 但用于传输数据的总线速度的提 升却有限， 这就造成了传输瓶颈， 我们称为冯诺依曼瓶颈， 即存储墙。 因此， 我们希望能将计算与存储在同一器件或是电路中完成， 实现信息存储和计算 的融合， 提高速度和效率。 而阻变存储器 (Resistive Random Access Memory ， 简称 RRAM)作为下一代极具潜力的非易失性存储器， 它能在电脉冲的作用下 实现高阻和低阻间的可逆转换， 高低电阻状态用来存储 "0 "和 " 1 " 。
现有技术中 （CN 102882514 A) 将与逻辑电路进行了扩展， 成为计算阵 歹。 基本电路是通过引入辅助输入段和比较器来实现逻辑操作。 但是实现计 算的操作方法较为复杂， 而且计算结果仍需输出到专门的外存进行存储。 发明内容
本发明实施例提供一种阻变存储器逻辑运算阵列的操作方法、装置及设 备， 以克服现有技术中阻变存储器只用来做运算， 运算结果需输出到外存 进行存储的问题。
第一方面， 本发明实施例提供一种阻变存储器逻辑运算阵列的操作方法， 包括：
将逻辑运算阵列中至少一组逻辑运算单元的第一场效应晶体管开关打 开， 将所述逻辑运算单元的第二场效应晶体管开关关闭， 并将所述逻辑运算 单元的第三阻变存储器置于存储位写入电压； 分别向所述逻辑运算单元的第 一阻变存储器和第二阻变存储器的输入端输入电平信号； 其中， 所述逻辑运算阵列包括： 至少一组逻辑运算单元， 每组逻辑运算 单元包括： 所述第一阻变存储器、 所述第二阻变存储器、 所述第三阻变存储 器、 所述第一场效应晶体管开关、 所述第二场效应晶体管开关、 电压转换器; 其中， 所述第一阻变存储器的输入端作为第一位线输入端； 所述第二阻 变存储器的输入端作为第二位线输入端； 所述第一阻变存储器的输出端与所 述第二阻变存储器的输出端相连， 并与所述电压转换器的输入端相连；
所述第一场效应晶体管开关的栅极输入端作为第一字线输入端； 所述第二场效应晶体管开关的栅极输入端作为第二字线输入端； 所述电压转换器的输出端与所述第一场效应晶体管开关的漏极相连， 所 述第一场效应晶体管开关的源极与所述第三阻变存储器的输入端相连；
所述第三阻变存储器的输入端还与所述第二场效应晶体管开关的漏极相 连， 所述第二场效应晶体管开关的源极接地；
经过所述逻辑运算之后， 关闭所述第一场效应晶体管开关， 打开所述第 二场效应晶体管开关， 将所述第三阻变存储器置于读出电压， 输出经过所述 逻辑运算后存储在所述第三阻变存储器的电平信号。
结合第一方面， 在第一方面的第一种实现方式中， 还包括：
经过所述逻辑运算的电平信号从所述第一场效应晶体管开关的源极直接 输出。
结合第一方面、 第一方面的第一种实现方式， 在第一方面的第二种实现 方式中， 所述逻辑运算单元还包括： 读出放大器， 所述读出放大器与所述第 三阻变存储器相连；
所述输出经过所述逻辑运算后存储在所述第三阻变存储器的电平信号， 包括：
从所述读出放大器输出经过所述逻辑运算后存储在所述第三阻变存储器 的电平信号。
结合第一方面、 第一方面的第一种实现方式， 在第一方面的第三种实现 方式中， 所述第三阻变存储器的输入端为负极， 所述第三阻变存储器的输出 端为正极；
所述第一阻变存储器和第二阻变存储器的输入端为负极； 所述第一阻变 存储器和所述第二阻变存储器的输出端为正极；
经过所述逻辑运算阵列的逻辑运算为与逻辑运算。 结合第一方面、 第一方面的第一种实现方式， 在第一方面的第四种实现 方式中， 所述第三阻变存储器的输入端为负极， 所述第三阻变存储器的输出 端为正极；
所述第一阻变存储器和第二阻变存储器的输入端为正极； 所述第一阻变 存储器和所述第二阻变存储器的输出端为负极；
经过所述逻辑运算阵列的逻辑运算为或逻辑运算。
第二方面， 本发明实施例提供一种阻变存储器逻辑运算阵列的操作装置， 包括：
控制输入模块， 用于将逻辑运算阵列中至少一组逻辑运算单元的第一场 效应晶体管开关打开， 将所述逻辑运算单元的第二场效应晶体管开关关闭， 并将所述逻辑运算单元的第三阻变存储器置于存储位写入电压； 分别向所述 逻辑运算单元的第一阻变存储器和第二阻变存储器的输入端输入电平信号； 其中， 所述逻辑运算阵列包括： 至少一组逻辑运算单元， 每组逻辑运算 单元包括： 所述第一阻变存储器、 所述第二阻变存储器、 所述第三阻变存储 器、 所述第一场效应晶体管开关、 所述第二场效应晶体管开关、 电压转换器; 其中， 所述第一阻变存储器的输入端作为第一位线输入端； 所述第二阻 变存储器的输入端作为第二位线输入端； 所述第一阻变存储器的输出端与所 述第二阻变存储器的输出端相连， 并与所述电压转换器的输入端相连；
所述第一场效应晶体管开关的栅极输入端作为第一字线输入端； 所述第二场效应晶体管开关的栅极输入端作为第二字线输入端； 所述电压转换器的输出端与所述第一场效应晶体管开关的漏极相连， 所 述第一场效应晶体管开关的源极与所述第三阻变存储器的输入端相连；
所述第三阻变存储器的输入端还与所述第二场效应晶体管开关的漏极相 连， 所述第二场效应晶体管开关的源极接地；
控制输出模块， 用于经过所述逻辑运算之后， 关闭所述第一场效应晶体 管开关， 打开所述第二场效应晶体管开关， 将所述第三阻变存储器置于读出 电压， 输出经过所述逻辑运算后存储在所述第三阻变存储器的电平信号。
结合第二方面， 在第二方面的第一种实现方式中， 所述控制输出模块， 还用于：
经过所述逻辑运算的电平信号从所述第一场效应晶体管开关的源极直接 输出。 结合第二方面、 第二方面的第一种实现方式， 在第二方面的第二种实现 方式中， 所述逻辑运算单元还包括： 读出放大器， 所述读出放大器与所述第 三阻变存储器相连；
所述控制输出模块， 具体用于：
从所述读出放大器输出经过所述逻辑运算后存储在所述第三阻变存储器 的电平信号。
结合第二方面、 第二方面的第一种实现方式， 在第二方面的第三种实现 方式中， 所述第三阻变存储器的输入端为负极， 所述第三阻变存储器的输出 端为正极；
所述第一阻变存储器和第二阻变存储器的输入端为负极； 所述第一阻变 存储器和所述第二阻变存储器的输出端为正极；
经过所述逻辑运算阵列的逻辑运算为与逻辑运算。
结合第二方面、 第二方面的第一种实现方式， 在第二方面的第四种实现 方式中， 所述第三阻变存储器的输入端为负极， 所述第三阻变存储器的输出 端为正极；
所述第一阻变存储器和第二阻变存储器的输入端为正极； 所述第一阻变 存储器和所述第二阻变存储器的输出端为负极；
经过所述逻辑运算阵列的逻辑运算为或逻辑运算。
第三方面， 本发明实施例提供一种阻变存储器逻辑运算阵列的操作设备， 包括：
逻辑运算阵列、 处理器和存储器， 其中， 所述逻辑运算阵列包括： 至少 一组逻辑运算单元， 每组逻辑运算单元包括： 第一阻变存储器、 第二阻变存 储器、 第三阻变存储器、 第一场效应晶体管开关、 第二场效应晶体管开关、 电压转换器；
其中， 所述第一阻变存储器的输入端作为第一位线输入端； 所述第二阻 变存储器的输入端作为第二位线输入端； 所述第一阻变存储器的输出端与所 述第二阻变存储器的输出端相连， 并与所述电压转换器的输入端相连；
所述第一场效应晶体管开关的栅极输入端作为第一字线输入端； 所述第二场效应晶体管开关的栅极输入端作为第二字线输入端； 所述电压转换器的输出端与所述第一场效应晶体管开关的漏极相连， 所 述第一场效应晶体管开关的源极与所述第三阻变存储器的输入端相连； 所述第三阻变存储器的输入端还与所述第二场效应晶体管开关的漏极相 连， 所述第二场效应晶体管开关的源极接地；
所述存储器存储执行指令， 当所述阻变存储器逻辑运算阵列的操作设备 运行时， 所述处理器与所述逻辑运算阵列和所述存储器之间通信， 所述处理 器执行所述执行指令使得所述阻变存储器逻辑运算阵列的操作设备执行如第 一方面、 或第一方面的第一 ~四任一种可能的实现方式中的方法。
本发明实施例阻变存储器逻辑运算阵列的操作方法、 装置及设备， 通过 控制逻辑运算阵列中至少一组逻辑运算单元的字线写控制端口， 并将所述逻 辑运算单元的第三阻变存储器置于存储位写入电压； 分别向所述逻辑运算单 元的第一阻变存储器和第二阻变存储器的输入端输入电平信号； 经过所述逻 辑运算之后， 控制字线读控制端口， 将所述第三阻变存储器置于读出电压， 输出经过所述逻辑运算后存储在所述第三阻变存储器的电平信号， 实现了阻 变存储器逻辑运算功能以及存储功能， 解决了现有技术中阻变存储器只用来 做运算， 运算结果需输出到外存进行存储的问题。 附图说明 为了更清楚地说明本发明实施例或现有技术中的技术方案， 下面将对实 施例或现有技术描述中所需要使用的附图作一简单地介绍， 显而易见地， 下 面描述中的附图是本发明的一些实施例， 对于本领域普通技术人员来讲， 在 不付出创造性劳动性的前提下， 还可以根据这些附图获得其他的附图。
图 1为本发明阻变存储器逻辑运算阵列的操作方法实施例一的流程图； 图 2为本发明方法实施例一的逻辑运算单元示意图；
图 3为本发明方法实施例一的逻辑运算阵列示意图；
图 4为本发明阻变存储器逻辑运算阵列的操作方法实施例二的逻辑运算 单元示意图；
图 5为本发明方法实施例二的逻辑运算阵列示意图；
图 6为本发明阻变存储器逻辑运算阵列的操作装置实施例一的结构示意 图；
图 7为本发明阻变存储器逻辑运算阵列的操作设备实施例一的结构示意 图。 具体实施方式 为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本发 明实施例中的附图， 对本发明实施例中的技术方案进行清楚、 完整地描述， 显然， 所描述的实施例是本发明一部分实施例， 而不是全部的实施例。 基于 本发明中的实施例， 本领域普通技术人员在没有作出创造性劳动前提下所获 得的所有其他实施例， 都属于本发明保护的范围。
图 1为本发明阻变存储器逻辑运算阵列的操作方法实施例一的流程图。 图 2为本发明方法实施例一的逻辑运算单元示意图。 图 3为本发明方法实施例一 的逻辑运算阵列示意图。 本实施例的执行主体可以为阻变存储器逻辑运算阵 列的操作装置。 如图 1、 2所示， 本实施例的方法可以包括：
步骤 101、 将逻辑运算阵列中至少一组逻辑运算单元的第一场效应晶体管 开关打开， 将逻辑运算单元的第二场效应晶体管开关关闭， 并将逻辑运算单 元的第三阻变存储器置于存储位写入电压； 分别向逻辑运算单元的第一阻变 存储器和第二阻变存储器的输入端输入电平信号。
其中， 逻辑运算阵列包括： 至少一组逻辑运算单元， 每组逻辑运算单元 包括： 第一阻变存储器、 第二阻变存储器、 第三阻变存储器、 第一场效应晶 体管开关、 第二场效应晶体管开关、 电压转换器；
其中， 第一阻变存储器的输入端作为第一位线输入端； 第二阻变存储器 的输入端作为第二位线输入端； 第一阻变存储器的输出端与第二阻变存储器 的输出端相连， 并与电压转换器的输入端相连；
第一场效应晶体管开关的栅极输入端作为第一字线输入端；
第二场效应晶体管开关的栅极输入端作为第二字线输入端；
电压转换器的输出端与第一场效应晶体管开关的漏极相连， 第一场效应 晶体管开关的源极与第三阻变存储器的输入端相连；
第三阻变存储器的输入端还与第二场效应晶体管开关的漏极相连， 第二 场效应晶体管开关的源极接地。
具体地， 如图 2、 3所示， 逻辑运算阵列由多个逻辑运算单元组成， 每个 逻辑运算单元包括： 三个阻变存储器 Ml、 M2和 M3， 其中两个实现逻辑运算 功能 （Ml和 M2) ， 另外一个实现存储功能 （M3 ) ； 两个开关， 一个为字线 的写控制开关， 另一个是字线的读控制开关； 对应的端口分为字线和位线， 字线分别为字线写控制端口， 字线读控制端口； 位线分别为逻辑运算的两个 写入端口 AO和 B0, 位线存储位端口 CO, 位线直接输出端口 D (可选)。 电压转 换器可以起到电压保护以及隔离的作用。
如图 2所示， 将逻辑运算阵列中至少一组逻辑运算单元的第一场效应晶体 管开关打开 （即字线的写控制开关打开） ， 将逻辑运算单元的第二场效应晶 体管开关关闭 （即字线的读控制开关关闭） ， 并将逻辑运算单元的第三阻变 存储器 M3置于存储位写入电压， 分别向逻辑运算单元的第一阻变存储器 Ml 和第二阻变存储器 M2的输入端输入电平信号， 电平信号经过第一阻变存储器 Ml和第二阻变存储器 M2之后输出相应的电平信号，该电平信号经过电压转换 器存储到第三阻变存储器 M3,同时也可以直接输出。图 2中以与逻辑运算为例， 改变第一阻变存储器和第二阻变存储器的输入端与输出端的极性可以改变逻 辑运算的类型。 在读写操作时， 对于没有被选中的字线 （即该字线的写控制 开关以及读控制开关为关闭状态）对应的第三阻变存储器可以置于空闲状态。
步骤 102、 经过逻辑运算之后， 关闭第一场效应晶体管开关， 打开第二场 效应晶体管开关， 将第三阻变存储器置于读出电压， 输出经过逻辑运算后存 储在第三阻变存储器的电平信号。
具体地，如图 2所示，经过逻辑运算之后，关闭第一场效应晶体管开关（即 字线的写控制开关关闭） ， 打开第二场效应晶体管开关 （即字线的读控制开 关） ， 将第三阻变存储器 M3置于读出电压， 输出经过逻辑运算后存储在第三 阻变存储器 M3的电平信号。
可选地， 本实施例的方法， 还可以包括：
在分别向逻辑运算单元的第一阻变存储器和第二阻变存储器的输入端输 入电平信号后， 经过逻辑运算的电平信号从第一场效应晶体管开关的源极直 接输出。
具体地， 如图 2、 3所示， 在逻辑运算时， 由于第一场效应晶体管开关打 开， 经过逻辑运算的电平信号从第一场效应晶体管开关的源极， 经位线直接 输出端口 D输出。
可选地， 逻辑运算单元还包括： 读出放大器， 读出放大器与第三阻变存 储器相连；
输出经过逻辑运算后存储在第三阻变存储器的电平信号， 包括： 从读出放大器输出经过逻辑运算后存储在第三阻变存储器的电平信号。 具体地， 如图 2所示， 逻辑运算单元还可以包括： 读出放大器， 连接在第 三阻变存储器 M3的输出端， 经过逻辑运算后存储在第三阻变存储器的电平信 号可以经由读出放大器输出， 即当第三阻变存储器 M3的输出端输出的电平信 号与外部可识别的电平信号不匹配时进行放大， 如输出的电平信号为高电平 IV， 但是外部的高电平信号为 5V以上， 则将此电平信号进行放大。
本实施例， 通过控制逻辑运算阵列中至少一组逻辑运算单元的字线写控 制端口， 并将所述逻辑运算单元的第三阻变存储器置于存储位写入电压； 分 别向所述逻辑运算单元的第一阻变存储器和第二阻变存储器的输入端输入电 平信号； 经过所述逻辑运算之后， 控制字线读控制端口， 将所述第三阻变存 储器置于读出电压， 输出经过所述逻辑运算后存储在所述第三阻变存储器的 电平信号， 实现了阻变存储器逻辑运算功能以及存储功能， 解决了现有技术 中阻变存储器只用来做运算， 运算结果需输出到外存进行存储的问题。
图 4为本发明阻变存储器逻辑运算阵列的操作方法实施例二的逻辑运算 单元示意图。 图 5为本发明方法实施例二的逻辑运算阵列示意图。 在方法实施 例一的基础上， 进一步地， 本实施例的方法中， 第三阻变存储器的输入端为 负极， 第三阻变存储器的输出端为正极；
第一阻变存储器和第二阻变存储器的输入端为负极； 第一阻变存储器和 第二阻变存储器的输出端为正极；
经过逻辑运算阵列的逻辑运算为与逻辑运算。
具体地， 如图 2所示， 与逻辑运算的实现如下： 令高电平为 5V, 低电平为 0V, 阻变存储器的 SET电压小于等于 2.5V, RESET电压大于等于 -2.5V, 写入 时， 存储位的写入电压始终为 2.5V, 输出点 DO电压为：
1、 当输入 AO, B0都为高电平时， DO为高电平， M3两端压降为 -2.5V, M3 RESET为高阻状态， 此时 M3存储 " 1 " ， 输出高电平；
2、 当输入 AO, B0都为低电平时， DO为低电平， M3两端压降为 2.5V, M3 SET为低阻状态， 此时 M3存储 "0" ， 输出低电平；
3、 当输入 A0为高电平， B0低电平时 ， D0为低电平， M3两端压降为 2.5V, M3 SET为低阻状态， 此时 M3存储 "0" ， 输出低电平；
4、 当输入 A0为低电平， B0高电平时 ， D0为低电平， M3两端压降为 2.5V,
M3 SET为低阻状态， 此时 M3存储 "0" ， 输出低电平。 表 1 与逻辑运算真值表
可选地， 第三阻变存储器的输入端为负极， 第三阻变存储器的输出端为 第一阻变存储器和第二阻变存储器的输入端为正极； 所述第一阻变存储 器和所述第二阻变存储器的输出端为负极；
经过逻辑运算阵列的逻辑运算为或逻辑运算。
具体地， 如图 4、 5所示， 或逻辑运算的实现如下： 将 Ml和 M2的极性设置 与图 2相反的极性， 即为或门。
令高电平为 5V, 低电平为 0V, 阻变存储器的 SET电压小于等于 2.5V, RESET电压大于等于 -2.5V, 写入时， 存储位的写入电压始终为 2.5V, 输出点 DO电压为：
1、 当输入 AO, B0都为高电平时， DO为高电平， M3两端压降为 -2.5V, M3 RESET为高阻状态， 此时 M3存储 " 1 " ， 输出高电平；
2、 当输入 AO, B0都为低电平时， DO为低电平， M3两端压降为 2.5V, M3 SET为低阻状态， 此时 M3存储 "0" ， 输出低电平；
3、当输入 AO为高电平， B0低电平时， DO为高电平， M3两端压降为 -2.5V, M3 RESET为高阻状态， 此时 M3存储 " 1 " ， 输出高电平；
4、当输入 AO为低电平， B0高电平时， DO为高电平， M3两端压降为 -2.5V, M3 RESET为高阻状态， 此时 M3存储 " 1 " ， 输出高电平。
表 2 或逻辑运算真值表
1 1 1
本实施例， 通过控制逻辑运算阵列中至少一组逻辑运算单元的字线写控 制端口， 并将所述逻辑运算单元的第三阻变存储器置于存储位写入电压； 分 别向所述逻辑运算单元的第一阻变存储器和第二阻变存储器的输入端输入电 平信号； 经过所述逻辑运算之后， 控制字线读控制端口， 将所述第三阻变存 储器置于读出电压， 输出经过所述逻辑运算后存储在所述第三阻变存储器的 电平信号， 实现了阻变存储器逻辑运算功能以及存储功能， 通过改变第一阻 变存储器和第二阻变存储器的输入端和输出端的正负极， 可以实现与逻辑运 算和或逻辑运算， 解决了现有技术中阻变存储器只用来做运算， 运算结果需 输出到外存进行存储的问题。
图 6为本发明阻变存储器逻辑运算阵列的操作装置实施例一的结构示意 图， 如图 6所示， 本实施例的装置可以包括： 控制输入模块 601和控制输出模 块 602， 其中， 控制输入模块 601， 用于将逻辑运算阵列中至少一组逻辑运算 单元的第一场效应晶体管开关打开， 将所述逻辑运算单元的第二场效应晶体 管开关关闭， 并将所述逻辑运算单元的第三阻变存储器置于存储位写入电压; 分别向所述逻辑运算单元的第一阻变存储器和第二阻变存储器的输入端输入 电平信号；
其中， 所述逻辑运算阵列包括： 至少一组逻辑运算单元， 每组逻辑运算 单元包括： 所述第一阻变存储器、 所述第二阻变存储器、 所述第三阻变存储 器、 所述第一场效应晶体管开关、 所述第二场效应晶体管开关、 电压转换器; 其中， 所述第一阻变存储器的输入端作为第一位线输入端； 所述第二阻 变存储器的输入端作为第二位线输入端； 所述第一阻变存储器的输出端与所 述第二阻变存储器的输出端相连， 并与所述电压转换器的输入端相连；
所述第一场效应晶体管开关的栅极输入端作为第一字线输入端； 所述第二场效应晶体管开关的栅极输入端作为第二字线输入端； 所述电压转换器的输出端与所述第一场效应晶体管开关的漏极相连， 所 述第一场效应晶体管开关的源极与所述第三阻变存储器的输入端相连；
所述第三阻变存储器的输入端还与所述第二场效应晶体管开关的漏极相 连， 所述第二场效应晶体管开关的源极接地；
10 控制输出模块 602， 用于经过所述逻辑运算之后， 关闭所述第一场效应晶 体管开关， 打开所述第二场效应晶体管开关， 将所述第三阻变存储器置于读 出电压， 输出经过所述逻辑运算后存储在所述第三阻变存储器的电平信号。
可选地， 控制输出模块 602， 还用于：
经过所述逻辑运算的电平信号从所述第一场效应晶体管开关的源极直接 输出。
可选地， 所述逻辑运算单元还包括： 读出放大器， 所述读出放大器与所 述第三阻变存储器相连；
控制输出模块 602， 具体用于：
从所述读出放大器输出经过所述逻辑运算后存储在所述第三阻变存储器 的电平信号。
可选地， 所述第三阻变存储器的输入端为负极， 所述第三阻变存储器的 输出端为正极；
所述第一阻变存储器和第二阻变存储器的输入端为负极； 所述第一阻变 存储器和所述第二阻变存储器的输出端为正极；
经过所述逻辑运算阵列的逻辑运算为与逻辑运算。
可选地， 所述第三阻变存储器的输入端为负极， 所述第三阻变存储器的 输出端为正极；
所述第一阻变存储器和第二阻变存储器的输入端为正极； 所述第一阻变 存储器和所述第二阻变存储器的输出端为负极；
经过所述逻辑运算阵列的逻辑运算为或逻辑运算。
本实施例的装置， 可以用于执行方法实施例一、 二的技术方案， 其实现 原理和技术效果类似， 此处不再赘述。
图 7为本发明阻变存储器逻辑运算阵列的操作设备实施例一的结构示意 图。 如图 7所示， 本实施例提供的阻变存储器逻辑运算阵列的操作设备 70包括 逻辑运算阵列 701、 处理器 702和存储器 703， 其中， 逻辑运算阵列 701包括： 至少一组逻辑运算单元， 每组逻辑运算单元包括： 第一阻变存储器、 第二阻 变存储器、 第三阻变存储器、 第一场效应晶体管开关、 第二场效应晶体管开 关、 电压转换器；
其中， 所述第一阻变存储器的输入端作为第一位线输入端； 所述第二阻 变存储器的输入端作为第二位线输入端； 所述第一阻变存储器的输出端与所 述第二阻变存储器的输出端相连， 并与所述电压转换器的输入端相连； 所述第一场效应晶体管开关的栅极输入端作为第一字线输入端； 所述第二场效应晶体管开关的栅极输入端作为第二字线输入端； 所述电压转换器的输出端与所述第一场效应晶体管开关的漏极相连， 所 述第一场效应晶体管开关的源极与所述第三阻变存储器的输入端相连；
所述第三阻变存储器的输入端还与所述第二场效应晶体管开关的漏极相 连， 所述第二场效应晶体管开关的源极接地；
存储器 703存储执行指令， 当阻变存储器逻辑运算阵列的操作设备 70运行 时， 处理器 702与逻辑运算阵列 701和存储器 703之间通信， 处理器 702调用存 储器 703中的执行指令， 用于执行方法实施例一~二任一项所述的技术方案， 其实现原理和技术效果类似， 此处不再赘述。
在本申请所提供的几个实施例中， 应该理解到， 所揭露的设备和方法， 可以通过其它的方式实现。 例如， 以上所描述的设备实施例仅仅是示意性的， 例如， 所述单元或模块的划分， 仅仅为一种逻辑功能划分， 实际实现时可以 有另外的划分方式， 例如多个单元或模块可以结合或者可以集成到另一个系 统， 或一些特征可以忽略， 或不执行。 另一点， 所显示或讨论的相互之间的 耦合或直接耦合或通信连接可以是通过一些接口， 设备或模块的间接耦合或 通信连接， 可以是电性， 机械或其它的形式。
所述作为分离部件说明的模块可以是或者也可以不是物理上分开的， 作 为模块显示的部件可以是或者也可以不是物理模块， 即可以位于一个地方， 或者也可以分布到多个网络单元上。 可以根据实际的需要选择其中的部分或 者全部模块来实现本实施例方案的目的。
本领域普通技术人员可以理解： 实现上述各方法实施例的全部或部分步 骤可以通过程序指令相关的硬件来完成。 前述的程序可以存储于一计算机可 读取存储介质中。 该程序在执行时， 执行包括上述各方法实施例的步骤； 而 前述的存储介质包括： ROM、 RAM, 磁碟或者光盘等各种可以存储程序代码 的介质。
最后应说明的是： 以上各实施例仅用以说明本发明的技术方案， 而非对 其限制； 尽管参照前述各实施例对本发明进行了详细的说明， 本领域的普通 技术人员应当理解： 其依然可以对前述各实施例所记载的技术方案进行修改， 或者对其中部分或者全部技术特征进行等同替换； 而这些修改或者替换， 并 不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (1)

  1. 权 利 要 求 书
    1、 一种阻变存储器逻辑运算阵列的操作方法， 其特征在于， 包括： 将逻辑运算阵列中至少一组逻辑运算单元的第一场效应晶体管开关打 开， 将所述逻辑运算单元的第二场效应晶体管开关关闭， 并将所述逻辑运 算单元的第三阻变存储器置于存储位写入电压； 分别向所述逻辑运算单元 的第一阻变存储器和第二阻变存储器的输入端输入电平信号；
    其中， 所述逻辑运算阵列包括： 至少一组逻辑运算单元， 每组逻辑运 算单元包括： 所述第一阻变存储器、 所述第二阻变存储器、 所述第三阻变 存储器、 所述第一场效应晶体管开关、 所述第二场效应晶体管开关、 电压 转换器；
    其中， 所述第一阻变存储器的输入端作为第一位线输入端； 所述第二 阻变存储器的输入端作为第二位线输入端； 所述第一阻变存储器的输出端 与所述第二阻变存储器的输出端相连，并与所述电压转换器的输入端相连； 所述第一场效应晶体管开关的栅极输入端作为第一字线输入端； 所述第二场效应晶体管开关的栅极输入端作为第二字线输入端； 所述电压转换器的输出端与所述第一场效应晶体管开关的漏极相连， 所述第一场效应晶体管开关的源极与所述第三阻变存储器的输入端相连； 所述第三阻变存储器的输入端还与所述第二场效应晶体管开关的漏极 相连， 所述第二场效应晶体管开关的源极接地；
    经过所述逻辑运算之后， 关闭所述第一场效应晶体管开关， 打开所述 第二场效应晶体管开关， 将所述第三阻变存储器置于读出电压， 输出经过 所述逻辑运算后存储在所述第三阻变存储器的电平信号。
    2、 根据权利要求 1所述的方法， 其特征在于， 还包括：
    经过所述逻辑运算的电平信号从所述第一场效应晶体管开关的源极直 接输出。
    3、 根据权利要求 1或 2所述的方法， 其特征在于， 所述逻辑运算单元 还包括： 读出放大器， 所述读出放大器与所述第三阻变存储器相连；
    所述输出经过所述逻辑运算后存储在所述第三阻变存储器的电平信 号， 包括：
    从所述读出放大器输出经过所述逻辑运算后存储在所述第三阻变存储 器的电平信号。
    4、 根据权利要求 1或 2所述的方法， 其特征在于， 所述第三阻变存储 器的输入端为负极， 所述第三阻变存储器的输出端为正极；
    所述第一阻变存储器和第二阻变存储器的输入端为负极； 所述第一阻 变存储器和所述第二阻变存储器的输出端为正极；
    经过所述逻辑运算阵列的逻辑运算为与逻辑运算。
    5、 根据权利要求 1或 2所述的方法， 其特征在于， 所述第三阻变存储 器的输入端为负极， 所述第三阻变存储器的输出端为正极；
    所述第一阻变存储器和第二阻变存储器的输入端为正极； 所述第一阻 变存储器和所述第二阻变存储器的输出端为负极；
    经过所述逻辑运算阵列的逻辑运算为或逻辑运算。
    6、 一种阻变存储器逻辑运算阵列的操作装置， 其特征在于， 包括： 控制输入模块， 用于将逻辑运算阵列中至少一组逻辑运算单元的第一 场效应晶体管开关打开， 将所述逻辑运算单元的第二场效应晶体管开关关 闭， 并将所述逻辑运算单元的第三阻变存储器置于存储位写入电压； 分别 向所述逻辑运算单元的第一阻变存储器和第二阻变存储器的输入端输入电 平信号；
    其中， 所述逻辑运算阵列包括： 至少一组逻辑运算单元， 每组逻辑运 算单元包括： 所述第一阻变存储器、 所述第二阻变存储器、 所述第三阻变 存储器、 所述第一场效应晶体管开关、 所述第二场效应晶体管开关、 电压 转换器；
    其中， 所述第一阻变存储器的输入端作为第一位线输入端； 所述第二 阻变存储器的输入端作为第二位线输入端； 所述第一阻变存储器的输出端 与所述第二阻变存储器的输出端相连，并与所述电压转换器的输入端相连； 所述第一场效应晶体管开关的栅极输入端作为第一字线输入端； 所述第二场效应晶体管开关的栅极输入端作为第二字线输入端； 所述电压转换器的输出端与所述第一场效应晶体管开关的漏极相连， 所述第一场效应晶体管开关的源极与所述第三阻变存储器的输入端相连； 所述第三阻变存储器的输入端还与所述第二场效应晶体管开关的漏极 相连， 所述第二场效应晶体管开关的源极接地；
    控制输出模块， 用于经过所述逻辑运算之后， 关闭所述第一场效应晶 体管开关， 打开所述第二场效应晶体管开关， 将所述第三阻变存储器置于 读出电压， 输出经过所述逻辑运算后存储在所述第三阻变存储器的电平信 号。
    7、 根据权利要求 6所述的装置， 其特征在于， 所述控制输出模块， 还 用于：
    经过所述逻辑运算的电平信号从所述第一场效应晶体管开关的源极直 接输出。
    8、 根据权利要求 6或 7所述的装置， 其特征在于， 所述逻辑运算单元 还包括： 读出放大器， 所述读出放大器与所述第三阻变存储器相连；
    所述控制输出模块， 具体用于：
    从所述读出放大器输出经过所述逻辑运算后存储在所述第三阻变存储 器的电平信号。
    9、 根据权利要求 6或 7所述的装置， 其特征在于， 所述第三阻变存储 器的输入端为负极， 所述第三阻变存储器的输出端为正极；
    所述第一阻变存储器和第二阻变存储器的输入端为负极； 所述第一阻 变存储器和所述第二阻变存储器的输出端为正极；
    经过所述逻辑运算阵列的逻辑运算为与逻辑运算。
    10、 根据权利要求 6或 7所述的装置， 其特征在于， 所述第三阻变存 储器的输入端为负极， 所述第三阻变存储器的输出端为正极；
    所述第一阻变存储器和第二阻变存储器的输入端为正极； 所述第一阻 变存储器和所述第二阻变存储器的输出端为负极；
    经过所述逻辑运算阵列的逻辑运算为或逻辑运算。
    11、 一种阻变存储器逻辑运算阵列的操作设备， 其特征在于， 包括： 逻辑运算阵列、 处理器和存储器， 其中， 所述逻辑运算阵列包括： 至 少一组逻辑运算单元， 每组逻辑运算单元包括： 第一阻变存储器、 第二阻 变存储器、 第三阻变存储器、 第一场效应晶体管开关、 第二场效应晶体管 开关、 电压转换器；
    其中， 所述第一阻变存储器的输入端作为第一位线输入端； 所述第二 阻变存储器的输入端作为第二位线输入端； 所述第一阻变存储器的输出端 与所述第二阻变存储器的输出端相连，并与所述电压转换器的输入端相连； 所述第一场效应晶体管开关的栅极输入端作为第一字线输入端； 所述第二场效应晶体管开关的栅极输入端作为第二字线输入端； 所述电压转换器的输出端与所述第一场效应晶体管开关的漏极相连， 所述第一场效应晶体管开关的源极与所述第三阻变存储器的输入端相连； 所述第三阻变存储器的输入端还与所述第二场效应晶体管开关的漏极 相连， 所述第二场效应晶体管开关的源极接地；
    所述存储器存储执行指令， 当所述阻变存储器逻辑运算阵列的操作设 备运行时， 所述处理器与所述逻辑运算阵列和所述存储器之间通信， 所述 处理器执行所述执行指令使得所述阻变存储器逻辑运算阵列的操作设备执 行如权利要求 1~5任一项所述的方法。
CN201480000751.1A 2014-03-18 2014-03-18 阻变存储器逻辑运算阵列的操作方法、装置及设备 Active CN105474322B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2014/073620 WO2015139207A1 (zh) 2014-03-18 2014-03-18 阻变存储器逻辑运算阵列的操作方法、装置及设备

Publications (2)

Publication Number Publication Date
CN105474322A true CN105474322A (zh) 2016-04-06
CN105474322B CN105474322B (zh) 2018-05-11

Family

ID=54143639

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480000751.1A Active CN105474322B (zh) 2014-03-18 2014-03-18 阻变存储器逻辑运算阵列的操作方法、装置及设备

Country Status (3)

Country Link
US (1) US9767900B2 (zh)
CN (1) CN105474322B (zh)
WO (1) WO2015139207A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230007370A (ko) * 2020-04-07 2023-01-12 테크니온 리서치 엔드 디벨로프먼트 화운데이션 엘티디. 원자가 변경 메모리(vcm)를 이용한 멤리스터 보조 로직(magic)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102099862A (zh) * 2008-08-15 2011-06-15 高通股份有限公司 门电平可重配置的磁性逻辑
US8059438B2 (en) * 2009-08-28 2011-11-15 International Business Machines Corporation Content addressable memory array programmed to perform logic operations
CN102412827A (zh) * 2011-11-02 2012-04-11 北京大学 利用rram器件实现逻辑运算的方法
CN102811051A (zh) * 2012-07-09 2012-12-05 华中科技大学 一种基于忆阻器的逻辑门电路
US20140028347A1 (en) * 2012-07-30 2014-01-30 Warren Robinett Implementing logic circuits with memristors

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7057919B1 (en) * 2003-10-31 2006-06-06 Silicon Magnetic Systems Magnetic memory array configuration
JP5100514B2 (ja) * 2008-06-02 2012-12-19 株式会社東芝 半導体メモリ
ATE544155T1 (de) 2008-08-07 2012-02-15 Sony Corp Elektronische vorrichtung für eine rekonfigurierbare logikschaltung
US8415650B2 (en) 2009-07-02 2013-04-09 Actel Corporation Front to back resistive random access memory cells
US8427203B2 (en) 2011-02-25 2013-04-23 The United States Of America As Represented By The Secretary Of The Air Force Reconfigurable memristor-based computing logic
CN102820055B (zh) * 2011-06-07 2015-03-25 中国科学院上海微系统与信息技术研究所 相变存储器的数据读出电路
CN102882514B (zh) 2012-10-09 2015-05-13 北京大学 与逻辑电路和芯片
JP2017524274A (ja) * 2014-04-22 2017-08-24 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． ラッチ及びｄフリップ・フロップ
US9558800B2 (en) * 2015-06-30 2017-01-31 Nxp Usa, Inc. Non-volatile random access memory (NVRAM)

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102099862A (zh) * 2008-08-15 2011-06-15 高通股份有限公司 门电平可重配置的磁性逻辑
US8059438B2 (en) * 2009-08-28 2011-11-15 International Business Machines Corporation Content addressable memory array programmed to perform logic operations
CN102412827A (zh) * 2011-11-02 2012-04-11 北京大学 利用rram器件实现逻辑运算的方法
CN102811051A (zh) * 2012-07-09 2012-12-05 华中科技大学 一种基于忆阻器的逻辑门电路
US20140028347A1 (en) * 2012-07-30 2014-01-30 Warren Robinett Implementing logic circuits with memristors

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
ELLA等: "International Conference on Unconventional Computing and Natural Computation", 《INTERNATIONAL CONFERENCE ON UNCONVENTIONAL COMPUTING AND NATURAL COMPUTATION 》 *
张娜等: "忆阻器状态逻辑中与操作的高效设计与实现", 《计算机研究与发展》 *

Also Published As

Publication number Publication date
US9767900B2 (en) 2017-09-19
US20170004880A1 (en) 2017-01-05
CN105474322B (zh) 2018-05-11
WO2015139207A1 (zh) 2015-09-24

Similar Documents

Publication Publication Date Title
US11488645B2 (en) Methods for reading data from a storage buffer including delaying activation of a column select
CN105702277B (zh) 存储器系统和存储器控制器
TWI699651B (zh) 記憶體裝置及其操作方法
CN107832081B (zh) 更新存储器中的寄存器的设备及方法
CN103531235B (zh) 用于电阻型存储器的感测放大器电路
US11355170B1 (en) Reconfigurable processing-in-memory logic
CN104124960A (zh) 一种非易失性布尔逻辑运算电路及其操作方法
CN110176260A (zh) 支持跳跃计算模式的存储器器件及其操作方法
US20210020207A1 (en) Bank to bank data transfer
CN106373611A (zh) 一种存储与计算阵列结构及其操作方法
CN103778960A (zh) 用于电阻型存储器的感测放大器中的写驱动器
CN110827898B (zh) 一种基于忆阻器的电压-电阻式可逆逻辑电路及其操作方法
CN203942512U (zh) 一种非易失性布尔逻辑运算电路
US20170330622A1 (en) Non-volatile resistive memory configuration cell for field programmable gate array
CN104778966B (zh) 一种基于自旋霍尔效应磁隧道结的非易失性逻辑门电路
CN110176264A (zh) 一种基于内存内计算的高低位合并电路结构
CN109217876A (zh) 串行器和包括该串行器的存储装置
CN105304123B (zh) 静态随机存取存储器
CN104078078B (zh) 一种基于半浮栅存储器的读写控制电路
CN105474322A (zh) 阻变存储器逻辑运算阵列的操作方法、装置及设备
CN102623061A (zh) 存储器抑制电压稳压电路
CN105006243B (zh) 用于检测多端口存储器中的写干扰的电路以及方法
CN109521995B (zh) 一种内嵌于忆阻器阵列的逻辑运算装置的计算方法
CN111489774A (zh) 改进型用于可编程逻辑器件的配置存储器的数据中继结构
CN109003635A (zh) 数据复制

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant