CN111489774A - 改进型用于可编程逻辑器件的配置存储器的数据中继结构 - Google Patents
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Abstract
本发明公开了一种改进型用于可编程逻辑器件的配置存储器的数据中继结构，涉及可编程逻辑器件技术领域，该数据中继结构包括若干个分布式数据中继模块的级联，每个数据中继模块以预充电读写模块、回读模块和带使能端的预充电屏蔽模块为核心构成，不占用额外的寄存器单元，实现灵活，可以实现存储器清零、配置数据写入和配置数据回读三个功能，且在配置数据写入过程去除了预充电阶段，无需将RBL和RBLN充电至高电平，因此减少了RBL电压损失、减少了编程的功耗，非常适用于超大规模可编程器件的配置。
Description
技术领域
本发明涉及可编程逻辑器件技术领域，尤其是一种改进型用于可编程逻辑器件的配置存储器的数据中继结构。
背景技术
可编程逻辑器件，基于重复配置的存储技术，通过重新下载编程，完成电路的修改，具有开发周期短，成本低，风险小，便于电子系统维护和升级等优点，因此成为了集成电路芯片的主流。配置存储器，是可编程逻辑器件逻辑应用中最常见的功能之一，通过配置存储器，能够实现芯片的数据清零/数据配置/数据回读的功能。
许多复杂的集成电路芯片在芯片复位后需要加载配置信息，或者在工作状态中重新加载指定的配置信息。图1为现有的可编程逻辑阵列的配置存储器架构图，包含数据移位寄存器(DSR)、地址译码器(ASR)、存储单元(SRAM)。由于其分布广、遍布整个芯片，具体的级联级数和芯片容量大小有关。清零阶段，所有的配置存储单元SRAM输出为0，配置数据阶段，配置比特流加载到数据移位寄存器，通过地址译码器再配置到存储阵列。常见的配置存储器级数数量有限，缺少数据中继对数据的传递和加强，满足不了用户的大规模设计要求。
发明内容
本发明人针对上述问题及技术需求，提出了一种改进型用于可编程逻辑器件的配置存储器的数据中继结构，本发明的技术方案如下：
一种改进型用于可编程逻辑器件的配置存储器的数据中继结构，该数据中继结构包括若干个分布式数据中继模块的级联，每级数据中继模块结构相同且每级数据中继模块中的WBL端和WBLN端依次分别用于连接前一级数据中继模块的RBL端和RBLN端，每级数据中继模块包含存储器清零、配置数据写入和配置数据回读三个功能，每级数据中继模块包括第一预充电读写模块、第二预充电读写模块、回读模块和带使能端的预充电屏蔽模块；
在第一预充电读写模块中，第一NMOS管的源端接地、漏端接第二NMOS管的源端，第二NMOS管的漏端接第二PMOS管的漏端，第二PMOS管的源端接第一PMOS管的漏端，第一PMOS管的源端接高电平；第一NMOS管的漏端还接RBL端和第三PMOS管的漏端，第三PMOS管的栅端接读使能信号BL_PRE_READ；第三PMOS管的源端接第四PMOS管的漏端、第二NMOS管的漏端以及反相器的输入端，第四PMOS管的栅端接反相器的输入端、源端接第五PMOS管的漏端，第五PMOS管的源端接高电平、栅端接偏置电压READ_OEN，READ_OEN在清零和写入时为高电平、回读时为偏置电压；反相器的控制端接反相器控制端OE，反相器的输出端连接WBL端并连接至与门的一个输入端，或门的另一个输入端接预充电端PRECHARG，或门的输出端连接与非门的一个输入端，与非门的另一个输入端接CLEAR_BL端，与非门的输出端分别连接第一NMOS管的栅端和第一PMOS管的栅端，第二NMOS管的栅端接写使能信号BL_PRE_WRITE，清零和写入时BL_PRE_WRITE为偏置电压，第二PMOS管的栅端接写使能信号WRITE_OEN；
第二预充电读写模块的结构与第一预充电读写模块的结构相同，第二预充电读写模块的WBLN端、CLEAR_BLN端和RBLN端依次对应第一预充电读写模块的WBL端、CLEAR_BL端和RBL端；
在回读模块中，第三NMOS管的源端与第四NMOS管的源端相连并连接至第五NMOS管的漏端，第五NMOS管的源端接地、栅端接读使能信号READ_EN，第三NMOS管的漏端以及第四NMOS管的栅端均连接RBLN端，第三NMOS管的栅端以及第四NMOS管的漏端均连接RBL端；
在预充电屏蔽模块中，第六NMOS管的漏端、第七NMOS管的栅端、第十NMOS管的漏端、第六PMOS管的漏端、第七PMOS管的栅端以及第十一NMOS管的栅端均相连，第七NMOS管的漏端与第八PMOS管的栅端相连并连接至RBLN端，第八PMOS管的漏端连接第六PMOS管的源端，第六PMOS管的栅端、第十NMOS管的栅端、第七PMOS管的漏端、第十一NMOS管的漏端、第八NMOS管的漏端以及第九NMOS管的栅端均相连，第九NMOS管的漏端连接第九PMOS管的栅端并连接至RBL端，第九PMOS管的漏端连接第七PMOS管的源端，第六NMOS管的源端、第七NMOS管的源端、第八NMOS管的源端、第九NMOS管的源端、第十NMOS管的源端以及第十一NMOS管的源端均接地，第六NMOS管的栅端以及第八NMOS管的栅端分别接使能信号nBL_EN，第八PMOS管的源端以及第九PMOS管的源端分别接使能信号BL_EN，使能信号BL_EN与使能信号nBL_EN是相反信号。
其进一步的技术方案为，在配置数据写入过程中，数据中继模块的WBL端和WBLN端写入前一级数据中继模块的数据，再驱动RBL端和RBLN端与后一级数据中继模块的WBL端和WBLN端相连，可编程逻辑器件中数据移位寄存器中的数据被写入存储单元中；配置数据写入过程包括保持、锁存和数据存入三个阶段：在保持阶段，BL_EN为低电平，RBL钳位在低电平、RBLN钳位在高电平；在锁存阶段，BL_EN从低电平变为高电平，RBL和RBLN锁存；在数据存入阶段，当字线WL从低电平变为高电平后，数据真正写入字线WL打开的存储单元中。
其进一步的技术方案为，在存储器清零过程中，CLEAR_BL为低电平，CLEAR_BLN和PRECHARG为高电平，RBL在CLEAR_BL的作用下始终为低电平，RBLN在CLEAR_BLN和PRECHARGE的作用下始终为高电平，存储单元的输出端始终为0；
在配置数据回读过程中，数据中继模块的RBL端和RBLN端回读后一级数据中继模块的数据，再通过WBL端和WBLN端与前一级数据中继模块的RBL端和RBLN端相连，存储单元中的数据回读到可编程逻辑器件中数据移位寄存器中，配置数据回读过程中反相器控制端OE为高电平，配置数据回读过程中包括预充电、保持、锁存和回读四个阶段：在预充电阶段，RBL和RBLN充电至高电平；在保持阶段，RBL和RBLN保持高电平；在锁存阶段，RBL和RBLN锁存，在字线WL打开后开始锁存；在回读阶段，READ_EN变高，尾电流源打开，降低电源电压的敏感性，切换速度加快。
本发明的有益技术效果是：
本申请公开了一种改进型用于可编程逻辑器件的配置存储器的数据中继结构，在具有存储功能基本配置的同时，可以根据用户的应用要求，实现回读功能，该结构以预充电读写模块、回读模块和带使能端的预充电屏蔽模块为基本单元，不占用额外的寄存器单元，实现灵活，可以实现存储器清零、配置数据写入和配置数据回读三个功能，且在配置数据写入过程去除了预充电阶段，无需将RBL和RBLN充电至高电平，因此减少了RBL电压损失、减少了编程的功耗，非常适用于超大规模可编程器件的配置。
附图说明
图1是现有的可编程逻辑阵列的配置存储器架构图。
图2是数据中继模块和存储阵列的配置结构图。
图3是本申请的数据中继模块的电路图。
图4是本申请的数据中继模块的控制逻辑的波形图。
具体实施方式
下面结合附图对本发明的具体实施方式做进一步说明。
本申请公开了一种改进型用于可编程逻辑器件的配置存储器的数据中继结构，数据中继结构包括若干个分布式数据中继模块的级联，在应用时，请参考图2所示的数据中继模块和存储阵列的配置架构，n个数据中继模块和n个存储阵列级联构成配置架构，每个存储阵列包含多个存储单元SRAM，该存储单元SRAM为6管存储单元，包含两个交叉耦合反相器，一个写的晶体管，一个读的晶体管。存储阵列中，数据位线BL和BLN与存储单元SRAM相连。
本申请的数据中继模块完成数据的传递和数据的清零，每级数据中继模块结构相同，
请参考图3所示的电路图，每级数据中继模块包括第一预充电读写模块、第二预充电读写模块、回读模块和带使能端的预充电屏蔽模块。第一预充电读写模块的数据端包括WBL、PRECHARG、CLEAR_BL和RBL，第二预充电读写模块的数据端包括WBLN、PRECHARG、CLEAR_BLN和RBLN，第一预充电读写模块的RBL端和第二预充电读写模块的RBLN端连接到回读模块和预充电屏蔽模块。每级数据中继模块中的WBL端和WBLN端依次分别用于连接前一级数据中继模块的RBL端和RBLN端，每级数据中继模块中的RBL端和RBLN端依次分别用于连接后一级数据中继模块的WBL端和WBLN端。每级数据中继模块包含存储器清零、配置数据写入和配置数据回读三个功能。
在第一预充电读写模块中，第一NMOS管M1的源端接地、漏端接第二NMOS管M2的源端，第二NMOS管M2的漏端接第二PMOS管P2的漏端，第二PMOS管P2的源端接第一PMOS管P1的漏端，第一PMOS管P1的源端接高电平。第一NMOS管M1的漏端还接RBL端和第三PMOS管P3的漏端，第三PMOS管P3的栅端接读使能信号BL_PRE_READ，BL_PRE_READ在回读时有效。第三PMOS管P3的源端接第四PMOS管P4的漏端、第二NMOS管M2的漏端以及反相器的输入端，第四PMOS管P4的栅端接反相器的输入端、源端接第五PMOS管的漏端，第五PMOS管的源端接高电平、栅端接偏置电压READ_OEN，READ_OEN在清零和写入时为高电平、回读时为偏置电压有效。反相器的控制端接反相器控制端OE，OE在回读时为高电平。反相器的输出端连接WBL端并连接至与门的一个输入端，或门的另一个输入端接预充电端PRECHARG，或门的输出端连接与非门的一个输入端，与非门的另一个输入端接CLEAR_BL端。与非门的输出端分别连接第一NMOS管M1的栅端和第一PMOS管P1的栅端，第二NMOS管M2的栅端接写使能信号BL_PRE_WRITE，清零和写入时BL_PRE_WRITE为偏置电压。第二PMOS管P2的栅端接写使能信号WRITE_OEN。
第二预充电读写模块的结构与第一预充电读写模块的结构相同，第二预充电读写模块的WBLN端、CLEAR_BLN端和RBLN端依次对应第一预充电读写模块的WBL端、CLEAR_BL端和RBL端。
在回读模块中，第三NMOS管M3的源端与第四NMOS管M4的源端相连并连接至第五NMOS管M5的漏端，第五NMOS管M5的源端接地、栅端接读使能信号READ_EN，第三NMOS管M3的漏端以及第四NMOS管M4的栅端均连接RBLN端，第三NMOS管M3的栅端以及第四NMOS管的漏端均连接RBL端。
在预充电屏蔽模块中，第六NMOS管M6的漏端、第七NMOS管M7的栅端、第十NMOS管M10的漏端、第六PMOS管P6的漏端、第七PMOS管P7的栅端以及第十一NMOS管M11的栅端均相连。第七NMOS管M7的漏端与第八PMOS管P8的栅端相连并连接至RBLN端。第八PMOS管P8的漏端连接第六PMOS管P6的源端。第六PMOS管P6的栅端、第十NMOS管M10的栅端、第七PMOS管P7的漏端、第十一NMOS管M11的漏端、第八NMOS管M8的漏端以及第九NMOS管M9的栅端均相连。第九NMOS管M9的漏端连接第九PMOS管P9的栅端并连接至RBL端。第九PMOS管P9的漏端连接第七PMOS管P7的源端。第六NMOS管M6的源端、第七NMOS管M7的源端、第八NMOS管M8的源端、第九NMOS管M9的源端、第十NMOS管M10的源端以及第十一NMOS管M11的源端均接地。第六NMOS管M6的栅端以及第八NMOS管M8的栅端分别接使能信号nBL_EN，第八PMOS管P8的源端以及第九PMOS管P9的源端分别接使能信号BL_EN，使能信号BL_EN与使能信号nBL_EN是相反信号。
图4是数据中继模块在存储器清零、配置数据写入以及配置数据回读三个不同过程中的控制信号的波形图：
在存储器清零过程中，CLEAR_BL为低电平，CLEAR_BLN和PRECHARG为高电平，RBL在CLEAR_BL的作用下始终为低电平，RBLN在CLEAR_BLN和PRECHARGE的作用下始终为高电平，存储单元的输出端始终为0。
在配置数据写入过程中，在数据中继模块的WBL端和WBLN端写入前一级数据中继模块的数据，再驱动RBL端和RBLN端与后一级数据中继模块的WBL端和WBLN端相连，可编程逻辑器件中数据移位寄存器中的数据被写入存储单元中。配置数据写入过程包括保持、锁存和数据存入三个阶段：在保持阶段，BL_EN为低电平，RBL钳位在低电平、RBLN钳位在高电平，无需充电至高电平；在锁存阶段，BL_EN从低电平变为高电平，RBL和RBLN锁存；在数据存入阶段，当字线WL从低电平变为高电平后，数据真正写入字线WL打开的存储单元中。此配置数据写入过程去除了预充电阶段，减少了RBL电压损失、降低了功耗，非常适用于超大规模可编程器件的配置。
在配置数据回读过程中，数据中继模块的RBL端和RBLN端回读后一级数据中继模块的数据，再通过WBL端和WBLN端与前一级数据中继模块的RBL端和RBLN端相连，存储单元中的数据回读到可编程逻辑器件中数据移位寄存器中，配置数据回读过程中反相器控制端OE为高电平。配置数据回读过程中包括预充电、保持、锁存和回读四个阶段：在预充电阶段，RBL和RBLN充电至高电平；在保持阶段，RBL和RBLN保持高电平；在锁存阶段，RBL和RBLN锁存，在字线WL打开后开始锁存；在回读阶段，READ_EN变高，尾电流源打开，降低电源电压的敏感性，切换速度加快。
以上所述的仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。
Claims (3)
1.一种改进型用于可编程逻辑器件的配置存储器的数据中继结构，其特征在于，所述数据中继结构包括若干个分布式数据中继模块的级联，每级所述数据中继模块结构相同且每级所述数据中继模块中的WBL端和WBLN端依次分别用于连接前一级数据中继模块的RBL端和RBLN端，每级所述数据中继模块包含存储器清零、配置数据写入和配置数据回读三个功能，每级所述数据中继模块包括第一预充电读写模块、第二预充电读写模块、回读模块和带使能端的预充电屏蔽模块；
在所述第一预充电读写模块中，第一NMOS管的源端接地、漏端接第二NMOS管的源端，所述第二NMOS管的漏端接第二PMOS管的漏端，所述第二PMOS管的源端接第一PMOS管的漏端，所述第一PMOS管的源端接高电平；所述第一NMOS管的漏端还接RBL端和第三PMOS管的漏端，所述第三PMOS管的栅端接读使能信号BL_PRE_READ；所述第三PMOS管的源端接第四PMOS管的漏端、所述第二NMOS管的漏端以及反相器的输入端，所述第四PMOS管的栅端接所述反相器的输入端、源端接第五PMOS管的漏端，所述第五PMOS管的源端接高电平、栅端接偏置电压READ_OEN，READ_OEN在清零和写入时为高电平、回读时为偏置电压；所述反相器的控制端接反相器控制端OE，所述反相器的输出端连接WBL端并连接至与门的一个输入端，所述或门的另一个输入端接预充电端PRECHARG，所述或门的输出端连接与非门的一个输入端，所述与非门的另一个输入端接CLEAR_BL端，所述与非门的输出端分别连接所述第一NMOS管的栅端和所述第一PMOS管的栅端，所述第二NMOS管的栅端接写使能信号BL_PRE_WRITE，清零和写入时BL_PRE_WRITE为偏置电压，所述第二PMOS管的栅端接写使能信号WRITE_OEN；
所述第二预充电读写模块的结构与所述第一预充电读写模块的结构相同，所述第二预充电读写模块的WBLN端、CLEAR_BLN端和RBLN端依次对应所述第一预充电读写模块的WBL端、CLEAR_BL端和RBL端；
在所述回读模块中，第三NMOS管的源端与第四NMOS管的源端相连并连接至第五NMOS管的漏端，所述第五NMOS管的源端接地、栅端接读使能信号READ_EN，所述第三NMOS管的漏端以及所述第四NMOS管的栅端均连接RBLN端，所述第三NMOS管的栅端以及所述第四NMOS管的漏端均连接RBL端；
在所述预充电屏蔽模块中，第六NMOS管的漏端、第七NMOS管的栅端、第十NMOS管的漏端、第六PMOS管的漏端、第七PMOS管的栅端以及第十一NMOS管的栅端均相连，所述第七NMOS管的漏端与第八PMOS管的栅端相连并连接至RBLN端，所述第八PMOS管的漏端连接所述第六PMOS管的源端，所述第六PMOS管的栅端、第十NMOS管的栅端、第七PMOS管的漏端、第十一NMOS管的漏端、第八NMOS管的漏端以及第九NMOS管的栅端均相连，所述第九NMOS管的漏端连接第九PMOS管的栅端并连接至RBL端，所述第九PMOS管的漏端连接所述第七PMOS管的源端，所述第六NMOS管的源端、第七NMOS管的源端、第八NMOS管的源端、第九NMOS管的源端、第十NMOS管的源端以及第十一NMOS管的源端均接地，所述第六NMOS管的栅端以及所述第八NMOS管的栅端分别接使能信号nBL_EN，所述第八PMOS管的源端以及所述第九PMOS管的源端分别接使能信号BL_EN，使能信号BL_EN与使能信号nBL_EN是相反信号。
2.根据权利要求1所述的数据中继结构，其特征在于，
在配置数据写入过程中，所述数据中继模块的WBL端和WBLN端写入前一级数据中继模块的数据，再驱动RBL端和RBLN端与后一级数据中继模块的WBL端和WBLN端相连，可编程逻辑器件中数据移位寄存器中的数据被写入存储单元中；配置数据写入过程包括保持、锁存和数据存入三个阶段：在保持阶段，BL_EN为低电平，RBL钳位在低电平、RBLN钳位在高电平；在锁存阶段，BL_EN从低电平变为高电平，RBL和RBLN锁存；在数据存入阶段，当字线WL从低电平变为高电平后，数据真正写入字线WL打开的存储单元中。
3.根据权利要求1所述的数据中继结构，其特征在于，
在存储器清零过程中，CLEAR_BL为低电平，CLEAR_BLN和PRECHARG为高电平，RBL在CLEAR_BL的作用下始终为低电平，RBLN在CLEAR_BLN和PRECHARGE的作用下始终为高电平，存储单元的输出端始终为0；
在配置数据回读过程中，所述数据中继模块的RBL端和RBLN端回读后一级数据中继模块的数据，再通过WBL端和WBLN端与前一级数据中继模块的RBL端和RBLN端相连，存储单元中的数据回读到可编程逻辑器件中数据移位寄存器中，配置数据回读过程中反相器控制端OE为高电平，配置数据回读过程中包括预充电、保持、锁存和回读四个阶段：在预充电阶段，RBL和RBLN充电至高电平；在保持阶段，RBL和RBLN保持高电平；在锁存阶段，RBL和RBLN锁存，在字线WL打开后开始锁存；在回读阶段，READ_EN变高，尾电流源打开，降低电源电压的敏感性，切换速度加快。
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| CN111489774B (zh) | 2022-02-18 |
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Legal Events
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| PB01 | Publication | ||
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| GR01 | Patent grant | ||
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