CN105390492A - 半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件。半导体器件包括：多个栅极电极；和多个条状触点，其沿着栅极电极的长度方向与各栅极电极交替地形成。形成有在形成源极、漏极的一方的一个条状触点被施加基准电位的导电型晶体管。与导电型晶体管的源极、漏极的另一方的条状触点相邻的栅极电极作为第一虚设栅极电极使用。半导体器件还具有：金属，其以跨过第一虚设栅极电极的方式将形成在第一虚设栅极电极的两侧的条状触点彼此电连接；和焊盘，其与形成在第一虚设栅极电极的两侧的条状触点中的、相对于第一虚设栅极电极设置在导电型晶体管相反侧的条状触点连接。

Description

半导体器件
技术领域
本发明涉及半导体器件，尤其是涉及具有ESD(ElectroStaticDischarge：静电释放)保护元件的半导体器件。
背景技术
近年来，伴随半导体器件的高功能化及高性能化，要求I/O管脚(输入输出管脚)超过数千个这样的多管脚化的半导体器件。由此，一个一个的I/O模块的面积对于半导体器件整体的尺寸及价格的减小带来大的影响。I/O模块的面积所占的比例大的元件是静电释放保护元件(ESD保护元件)及高驱动力的驱动元件。
从这点来说，为了对ESD保护元件的保护耐受性(ESD耐受性)进行强化，通常采用附加电阻值的技术。
例如，日本特开2005-183661号公报公开了作为电阻值而附加镇流电阻的技术。具体来说，通过STI(ShallowTrenchIsolation：浅沟槽隔离)来分离扩散层，在该被分离的扩散层上设置电阻成分来形成镇流电阻。
但是，该技术是将扩散层作为镇流电阻进行形成的，形成该镇流电阻需要特别的工序，变得繁琐。
发明内容
本发明是为解决上述课题而提出的，其目的是提供一种能够以简易的方式强化ESD耐受性的半导体器件。
其他课题和新的特征从本说明书的说明及附图明确。
根据一实施例，半导体器件具有：多个栅极电极，其形成在半导体衬底上；和多个条状触点，其为了形成源极、漏极而沿着栅极电极的长度方向与各栅极电极交替地形成。形成有在形成源极、漏极中的一方的一个条状触点被施加基准电位的导电型晶体管，与形成导电型晶体管的源极、漏极中的另一方的一个条状触点相邻的一个栅极电极作为第一虚设栅极电极来使用。半导体器件还具有：第一金属，其以跨过第一虚设栅极电极的方式将形成在第一虚设栅极电极的两侧的条状触点彼此电连接；和焊盘，其与形成在第一虚设栅极电极的两侧的条状触点中的、相对于第一虚设栅极电极设置在导电型晶体管相反侧的条状触点连接。
本发明的上述及其他目的、特征、要素及优点能够根据与附图关联地进行理解的关于本发明的以下详细说明而变明确。
附图说明
图1是示意地说明实施方式1的ESD保护元件的原理的图。
图2是用于说明实施方式1的ESD保护元件的构造的图。
图3是用于实施方式1的变形例的ESD保护元件的构造的图。
图4是用于说明实施方式1的半导体集成电路1的整体的图。
图5是用于说明实施方式1的I/O单元500及电源单元600的电路结构的图。
图6是示意地说明实施方式1的变形例的ESD保护元件的原理的图。
图7是说明基于镇流电阻附加的多指(finger)的寄生双极晶体管的工作的图。
图8是对寄生双极晶体管的导通电阻进行说明的图。
图9是示意地说明实施方式2的ESD保护元件的原理的图。
图10是示意地说明实施方式3的ESD保护元件的原理的图。
具体实施方式
关于本实施方式，参照附图详细说明。此外，图中对同一或相当部分标注相同附图标记，不重复说明。
实施方式1
图1是示意地说明实施方式1的ESD保护元件的原理的图。
参照图1，形成有设置在半导体衬底22上的阱26，来形成FinFET(鳍式场效晶体管)。在本例中，对形成ESD保护元件的情况进行说明。
半导体器件包括：形成在半导体衬底22的阱26上的晶体管的多个栅极电极122、126；和为了形成晶体管的源极、漏极而沿着各栅极电极122、126的长度方向(Y方向)形成的多个条状触点120、124、128。另外，由栅极电极122及设置在其两侧的条状触点120、124形成了导电型晶体管。向导电型晶体管的条状触点120施加未图示的基准电位(作为一例列举接地电压VSS)。栅极电极126作为虚设栅极电极来使用。半导体器件还包括：金属140、146，其以跨过虚设栅极电极126的方式将形成在栅极电极126的两侧的条状触点124、128彼此电连接；和焊盘SP，其与条状触点128连接。
条状触点是为了使沿着与栅极电极的长度方向相同方向形成的源极、漏极和上层的金属布线层连接而设置的金属布线层，其形成为与栅极电极同样地立体地站立的状态。
条状触点128经由上层的金属布线层与焊盘SP连接。具体来说，焊盘SP经由形成在第二层的金属144、形成在第一层的金属142、设置在形成在第二层的金属144与形成在第一层的金属142之间的连接柱(via)155以及设置在形成在第一层的金属142与条状触点128之间的连接柱154，与条状触点128连接。
在条状触点124与形成在第一层的金属140之间设置有连接柱150，在金属140与条状触点128之间设置有连接柱152。
在条状触点124与形成在第一层的金属146之间设置有连接柱156，在金属146与条状触点128之间设置有连接柱158。
条状触点120、124、128沿着X方向与栅极电极122、126交替地按规定间隔形成。
在条状触点120与124之间设置有扩散层(鳍片)130、132、134、136。栅极电极122、126形成为沿着Y方向跨过扩散层(鳍片)130、132、134、136。
在该结构中，在向焊盘SP施加ESD电流的情况下，形成焊盘SP～金属144～连接柱155～金属142～连接柱154～条状触点128～连接柱152～金属140～连接柱150～条状触点124～导电型晶体管～接地电压VSS的电流路径。
在导电型晶体管的ESD耐受性弱的情况下，当来自焊盘SP的ESD电流流入时发生电流集中，存在导电型晶体管(ESD保护元件)被损坏的可能性。
FinFET是在半导体(Si)衬底上立体地立起沟道部分而得到“鳍片”构造的晶体管。由于成为栅极包围立体的沟道部分的构造，所以栅极的控制性比平面型晶体管好，通/断特性提高。FinFET在构造上，与平面型晶体管相比，沟道部分产生的热量难以逃逸到Si衬底，从而存在ESD耐受性变弱的倾向。
因此，在晶体管为FinFET的情况下，ESD损坏的风险变高。作为提高晶体管的ESD耐受性的方式，如上所述，存在对扩散层附加电阻成为来附加镇流电阻的方式。从这点来说，存在扩大扩散层的区域来附加的方式，但像FinFET工艺这样的细微工艺的情况下，存在制造上的制约。
在FinFET的工艺中，从细微工艺的制造上的观点出发，存在必须在扩散层上以等节距配置栅极的制约，从而不能采用扩大扩散层区域的方式。
在根据本实施方式的FinFET工艺的半导体产品中，不需要特别的工序，就能够实现在以等节距保持栅极的节距间隔的状态下附加镇流电阻的布局构造。
在本实施方式中，设置虚设栅极电极，利用与该虚设栅极电极相邻的条状触点等形成镇流电阻。
具体来说，形成了包含由金属142、144和连接柱154、155形成的电阻成分、由条状触点128形成的电阻成分以及由连接柱150、152和金属140形成的电阻成分在内的镇流电阻。
由此，不需要如以往结构那样地通过STI将扩散层分离并向被分离的扩散层附加电阻成分等的繁琐的工序，能够利用简易的方式形成镇流电阻，从而能够强化ESD保护元件的保护耐受性。
图2是用于说明实施方式1的ESD保护元件的构造的图。
图2的(A)是从上方观察实施方式1的ESD保护元件的图。
如图2的(A)所示，示出了沿着Y方向配置有栅极电极及条状触点，并且沿着X方向以等节距间隔交替地配置有栅极电极122、126和条状触点120、124、128的情况。
而且，栅极电极126为虚设栅极电极，并配置有将条状触点124和条状触点128电连接的金属140、146。
此外，在本例中，对配置有多个将条状触点124和条状触点128电连接的金属140、146的情况进行说明，但只要至少设置一个即可。
图2的(B)是图2的(A)中的P-P#的剖视图。
如图2的(B)所示，跨着扩散层130、132、134、136地形成条状触点128。另外，金属142经由连接柱154与条状触点128连接。另外，金属140经由连接柱152与条状触点128连接。
ESD电流沿金属142～连接柱154～条状触点128～连接柱152～金属140的路径流过。
图2的(C)是图2的(A)中的Q-Q#的剖视图。
如图2的(C)所示，跨过虚设栅极电极126地配置金属140。ESD电流沿条状触点128～连接柱152～金属140～条状触点124的路径流过。
图3是说明实施方式1的变形例的ESD保护元件的构造的图。
如图3所示，还能够对焊盘SP并联地设置多个路径。
在本例中，示出了设置有与条状触点128连接的金属147，并经由条状触点128及与金属147相比位于上层的未图示的金属来与焊盘SP连接的情况。
如该结构那样地，通过设置多个与焊盘SP并联连接的路径，能够使ESD电流分散而减轻施加于各处的负荷。
图4是用于说明实施方式1的半导体集成电路1的整体的图。
如图4所示，半导体集成电路1具有：设置在外周区域的环绕I/O区域4；配置在内侧区域并作为具有规定功能的ASIC(applicationspecificintegratedcircuit：专用集成电路)构成的核逻辑区域2；形成模拟电路的模拟区域3。
环绕I/O区域4设置有成为信号的输入输出接口的I/O单元500、和接受外部电源的输入的电源单元600。这里，示出了电源线VM及接地线GM配置在外周区域的情况。焊盘VP是电源用焊盘，并与电源单元600连接。焊盘SP是信号用焊盘，并与I/O单元500连接。
图5是用于说明实施方式1的I/O单元500及电源单元600的电路结构的图。
如图5所示，I/O单元500包括保护二极管D1、D2、P沟道MOS晶体管502、N沟道MOS晶体管506、514、驱动器504、508、电阻503、505、510、512和内部电路520。
信号焊盘SP与节点N4连接。在节点N4和电源线VM之间设置有保护二极管D1，其阳极侧与节点N4连接，阴极侧与电源线VM连接。这里，信号焊盘SP是输入输出用焊盘，能够接受输入信号，并且输出输出信号。
在节点N4和接地线GM之间设置有保护二极管D2，其阳极侧与接地线GM连接，阴极侧与节点N4连接。电阻503和P沟道MOS晶体管502与保护二极管D1并联地设置，并串联连接在节点N4和电源线VM之间。P沟道MOS晶体管502接受驱动器504的信号的输入。
电阻503和P沟道MOS晶体管502与保护二极管D1并联地设置，并串联连接在节点N4和电源线VM之间。电阻505和N沟道MOS晶体管506与保护二极管D2并联地设置，并串联连接在节点N4和接地线GM之间。N沟道MOS晶体管506接受驱动器508的输入。
电阻510设置在节点N4和节点N6之间。
电阻512及N沟道MOS晶体管514与保护二极管D2并联地设置，并串联连接在节点N6和接地线GM之间。N沟道MOS晶体管514的栅极与接地线GM连接。
内部电路520设置在电源线VM和接地线GM之间。
内部电路520包括：驱动驱动器504、508的输出逻辑521；对来自焊盘SP的经由电阻510的输入信号进行处理的输入电路522；使信号电平升压/降压的电平转换器523。
根据来自输出逻辑521的信号，使驱动器504、508的任意一方工作。然后，P沟道MOS晶体管502或N沟道MOS晶体管506导通并从信号焊盘SP输出信号。
电源单元600包括：构成电源钳位电路的电阻602、610；电容器612；P沟道MOS晶体管606；N沟道MOS晶体管604、608。
N沟道MOS晶体管604及电阻602串联连接在电源线VM和接地线GM之间。N沟道MOS晶体管604的栅极与节点N2连接。P沟道MOS晶体管606及N沟道MOS晶体管608与节点N2连接，并串联连接在电源线VM和接地线GM之间。各自的栅极与节点N0连接。电阻610连接在电源线VM和节点N0之间。电容器612连接在节点N0和接地线GM之间。
接地线GM与焊盘VP连接。示出了焊盘VP与接地电压VSS电结合的情况。
此外，这里，作为电源单元600的一例，对电源钳位电路的结构进行了说明，但不限于此，也可以构成其他电路。
这里，示出了ESD电流流入(施加)于焊盘SP的情况。在该情况下，在根据本实施方式的电路结构中，作为向与接地电压VSS连接的焊盘VP的主线的ESD放电路径，通过保护二极管D1～电阻602～N沟道MOS晶体管604～焊盘VP的路径将流入的ESD电流放电。另外，作为主线以外的ESD放电路径，通过电阻510～电阻512～N沟道MOS晶体管514～焊盘VP的路径将流入的ESD电流放电。另外，作为主线以外的ESD放电路径，通过电阻505～N沟道MOS晶体管506～焊盘VP的路径将流入的ESD电流放电。
在本实施方式中，为了抑制作为主线的ESD放电路径上的ESD电流，将与P沟道MOS晶体管502连接的电阻503形成为镇流电阻。另外，将与N沟道MOS晶体管604连接的电阻602形成为镇流电阻。
另外，为了抑制主线以外的ESD放电路径上的ESD电流，将与N沟道MOS晶体管506连接的电阻505形成为镇流电阻。另外，将与N沟道MOS晶体管514连接的电阻512形成为镇流电阻。
如以上对该电阻503、505、512、602所说明的那样，设置虚设栅极电极并利用与该虚设栅极电极相邻的条状触点等形成镇流电阻，由此能够以简易的方式强化ESD耐受性。
此外，也可以相互替换晶体管和电阻的连接关系。
实施方式1的变形例
在上述实施方式1中，对在ESD放电路径的晶体管的源极侧形成镇流电阻的情况进行了说明，但也可以在源极侧及漏极侧双方都形成。
在本例中，作为一例对在N沟道MOS晶体管604的源极侧及漏极侧都形成镇流电阻的情况进行说明。
图6是示意地说明实施方式1的变形例的ESD保护元件的原理的图。
参照图6，示出了实施方式1的变形例的ESD保护元件与实施方式1的ESD保护元件相比，在源极侧及漏极侧双方附加电阻成分的结构。
具体来说，示出了在晶体管的两侧设置虚设栅极电极的情况。
半导体器件包括：形成在半导体衬底22的阱26上的晶体管的多个栅极电极122、125、126；为了形成晶体管的源极、漏极而沿着各栅极电极122、125、126的长度方向(Y方向)形成的多个条状触点120、123、124、128。另外，由栅极电极125及设置在其两侧的条状触点123、124形成导电型晶体管。栅极电极122、126作为虚设栅极电极使用。
半导体器件包括：以跨过虚设栅极电极122的方式将形成在虚设栅极电极122的两侧的条状触点120、123彼此电连接的金属164、171；以跨过虚设栅极电极126的方式将形成在虚设栅极电极126的两侧的条状触点124、128彼此电连接的金属143、161。而且，半导体器件还包括与条状触点128连接的焊盘VP#和与条状触点120连接的焊盘VP。在本例中，焊盘VP作为一例与接地电压VSS连接。另外，关于焊盘VP#，在本例中，作为一例与电源电压VCC连接。
条状触点128经由上层的金属布线层与焊盘VP#连接。具体来说，焊盘VP#经由形成在第二层的金属144、形成在第一层的金属142、设置在形成在第二层的金属144与形成在第一层的金属142之间的连接柱155、和设置在形成在第一层的金属142与条状触点128之间的连接柱154而与条状触点128连接。
条状触点120经由上层的金属布线层与焊盘VP连接。具体来说，焊盘VP经由形成在第二层的金属169、形成在第一层的金属167、设置在形成在第二层的金属169与形成在第一层的金属167之间的连接柱168、和设置在形成第一层的金属167与条状触点120之间的连接柱166而与条状触点120连接。
在条状触点123和形成在第一层的金属164之间设置有连接柱163，在金属164和条状触点120之间设置有连接柱165。
在条状触点123和形成在第一层的金属171之间设置有连接柱170，在金属171和条状触点120之间设置有连接柱172。
在条状触点124和形成在第一层的金属161之间设置有连接柱162，在金属161和条状触点128之间设置有连接柱160。
在条状触点124和形成在第一层的金属143之间设置有连接柱153，在金属143和条状触点128之间设置有连接柱157。
条状触点120、123、124、128沿X方向与栅极电极122、125、126交替地按规定间隔形成。
在条状触点120、123、124、128之间设置有扩散层(鳍片)130、132、134、136。栅极电极122、125、126沿着Y方向跨过扩散层(鳍片)130、132、134、136而形成。
在该结构中，在向焊盘VP#施加ESD电流的情况下，形成了焊盘VP#～金属144～连接柱155～金属142～连接柱154～条状触点128～连接柱160～金属161～连接柱162～条状触点124～导电型晶体管～条状触点123～连接柱163～金属164～连接柱165～条状触点120～连接柱166～金属167～连接柱168～金属169～焊盘VP(接地电压VSS)的电流路径。
在实施方式1的变形例的结构中，设置了分别设置在导电型晶体管的源极侧及漏极侧的虚设栅极电极，利用与该虚设栅极电极相邻的条状触点等形成镇流电阻。
具体来说，在导电型晶体管的源极侧(焊盘VP#侧)，形成了包含由金属161和连接柱160、162形成的电阻成分、由条状触点128形成的电阻成分在内的镇流电阻。此外，还形成了由连接柱153、157和金属143形成的电阻成分。
另外，在导电型晶体管的漏极侧(焊盘VP侧)，形成了包含由金属164和连接柱163、165形成的电阻成分、由条状触点120形成的电阻成分在内的镇流电阻。此外，还形成了由连接柱170、172和金属171形成的电阻成分。
由此，不需要如以往结构那样地通过STI将扩散层分离并向被分离的扩散层附加电阻成分等的繁琐的工序，能够以简易的方式作成镇流电阻，从而能够强化ESD保护元件的保护耐受性。
通过在漏极侧和源极侧双方形成镇流电阻，对于来自漏极侧和源极侧的任意一侧的ESD电流的流入，都能够强化ESD耐受性。
另外，通过附加镇流电阻使寄生双极晶体管的导通电阻增加，还产生使多指的寄生双极晶体管易于工作的效果。
图7是说明基于镇流电阻附加的多指的寄生双极晶体管的工作的图。
如图7所示，在没有镇流电阻的情况下，导通电阻小，因此，第一个寄生双极晶体管工作后的电压没有上升到寄生双极晶体管的工作电压Vsp，在第二个寄生双极晶体管工作之前，存在导致电流损坏的可能性。
另一方面，当附加镇流电阻而增大寄生双极晶体管的导通电阻时，在第一个寄生双极晶体管损坏之前，电压达到寄生双极晶体管的工作电压Vsp，第二个寄生双极晶体管工作。通过将镇流电阻值设为适当的值，能够使多个寄生双极晶体管依次工作，作为晶体管整体的放电能力提高，从而能够强化ESD耐受性。
图8是说明寄生双极晶体管的导通电阻的图。
如图8所示，通过在导电型晶体管的漏极侧及源极侧双方附加镇流电阻，能够将镇流电阻值设为实施方式1的情况的2倍。
另外，寄生双极晶体管的发射极电位仅比基极电位高Iesd×R2，所以寄生双极晶体管关断，电流难以流过，从而能够使寄生双极晶体管的电阻上升。
由此，能够使寄生双极晶体管的导通电阻增加，从而能够易于使多指的寄生双极晶体管工作。
此外，关于以下的实施方式，也能同样地适用。
实施方式2
图9是示意地说明实施方式2的ESD保护元件的原理的图。
参照图9，示出了实施方式2的ESD保护元件与实施方式1的ESD保护元件相比进一步附加了电阻成分的结构。
具体来说，示出了设置多个虚设栅极电极的情况。
半导体器件包括：形成在半导体衬底22的阱26上的晶体管的多个栅极电极122、125、126；为了形成晶体管的源极、漏极而沿各栅极电极122、125、126的长度方向(Y方向)形成的多个条状触点120、123、124、128。另外，由栅极电极122及设置在其两侧的条状触点120、123形成导电型晶体管。向导电型晶体管的条状触点120施加未图示的基准电位(作为一例采用接地电压VSS)。栅极电极125、126作为虚设栅极电极使用。半导体器件还包括：以跨过虚设栅极电极125的方式将形成在虚设栅极电极125的两侧的条状触点123、124彼此电连接的金属140；以跨过虚设栅极电极126的方式将形成在虚设栅极电极126的两侧的条状触点124、128彼此电连接的金属143；和与条状触点128连接的焊盘SP。
条状触点128经由上层的金属布线层与焊盘SP连接。具体来说，焊盘SP经由形成在第二层的金属144、形成在第一层的金属142、设置在形成在第二层的金属144与形成在第一层的金属142之间的连接柱155、和设置在形成在第一层的金属142与条状触点128之间的连接柱154而与条状触点128连接。
在条状触点123和形成在第一层的金属140之间设置有连接柱150，在金属140和条状触点124之间设置有连接柱152。
在条状触点124和形成在第一层的金属143之间设置有连接柱153，在金属143和条状触点128之间设置有连接柱157。
条状触点120、123、124、128沿着X方向与栅极电极122、125、126交替地按规定间隔形成。
在条状触点120、123、124、128之间设置有扩散层(鳍片)130、132、134、136。栅极电极122、125、126沿Y方向跨过扩散层(鳍片)130、132、134、136地形成。
在该结构中，在向焊盘SP施加ESD电流的情况下，形成了焊盘SP～金属144～连接柱155～金属142～连接柱154～条状触点128～连接柱157～金属144～连接柱153～条状触点124～连接柱152～金属140～连接柱150～条状触点123～导电型晶体管～接地电压VSS的电流路径。
在根据实施方式2的结构中，设置多个(2个)虚设栅极电极，利用与该虚设栅极电极相邻的条状触点等形成镇流电阻。
具体来说，形成了包含由金属142、144和连接柱154、155形成的电阻成分、由条状触点128形成的电阻成分、由连接柱153、157和金属143形成的电阻成分、由条状触点124、连接柱150、152和金属140形成的电阻成分在内的镇流电阻。
由此，不需要如以往结构那样地通过STI将扩散层分离并向被分离的扩散层附加电阻成分等的繁琐的工序，能够以简易的方式形成镇流电阻，从而能够强化ESD保护元件的保护耐受性。
另外，设置多个虚设栅极电极，能够将条状触点124、128作为电阻成分来利用，从而能够易于调整镇流电阻的电阻值。
此外，在本例中，对利用2个虚设栅极电极的情况进行了说明，但不限于此，还能够利用与多个虚设栅极电极相邻的条状触点等形成镇流电阻。
实施方式3
图10是示意地说明实施方式3的ESD保护元件的原理的图。
参照图10，示出了平面型的FET的情况。在该平面型的FET中，也能够利用条状触点。
形成了设置在半导体衬底22上的阱26，并在阱26上设置有用于形成源极、漏极的扩散区域25、27、29。
而且，半导体器件包括：形成在半导体衬底22的阱26上的晶体管的多个栅极电极122、126；为了形成晶体管的源极、漏极而沿各栅极电极122、126的长度方向(Y方向)形成的多个条状触点120、124、128。另外，由栅极电极122及设置在其两侧的条状触点120、124形成导电型晶体管。向导电型晶体管的条状触点120施加未图示的基准电位(作为一例采用接地电压VSS)。栅极电极126作为虚设栅极电极来使用。半导体器件还包括：以跨过虚设栅极电极126的方式将形成在虚设栅极电极126的两侧的条状触点124、128彼此电连接的金属140、146；和与条状触点128连接的焊盘SP。
条状触点128经由上层的金属布线层与焊盘SP连接。具体来说，焊盘SP经由形成在第二层的金属144、形成在第一层的金属142、设置在形成在第二层的金属144与形成在第一层的金属142之间的连接柱155、和设置在形成在第一层的金属142与条状触点128之间的连接柱154而与条状触点128连接。
在条状触点124和形成在第一层的金属140之间设置有连接柱150，在金属140和条状触点128之间设置有连接柱152。
在条状触点124和形成在第一层的金属146之间设置有连接柱156，在金属146和条状触点128之间设置有连接柱158。
条状触点120、124、128沿着X方向与栅极电极122、126交替地按规定间隔形成。
在该结构中，在向焊盘SP施加ESD电流的情况下，形成了焊盘SP～金属144～连接柱155～金属142～连接柱154～条状触点128～连接柱152～金属140～连接柱150～条状触点124～导电型晶体管～接地电压VSS的电流路径。
在导电型晶体管的ESD耐受性弱的情况下，当来自焊盘SP的ESD电流流入时产生电流集中，存在导电型晶体管(ESD保护元件)被损坏的可能性。
在本实施方式中，设置虚设栅极电极，利用与该虚设栅极电极相邻的条状触点等形成镇流电阻。
具体来说，形成了包含由金属142、144和连接柱154、155形成的电阻成分、由条状触点128形成的电阻成分、以及由连接柱150、152和金属140形成的电阻成分在内的镇流电阻。
由此，不需要向被分离的扩散层附加电阻成分等的繁琐的工序，能够以简易的方式形成镇流电阻，从而能够强化ESD保护元件的保护耐受性。
此外，本实施方式还能够适用于形成在SOI(SiliconONInsulator：绝缘体上硅片)上的结构。
对本发明的实施方式进行了说明，但这里公开的实施方式在全部方面仅是例示性的而不是限制性的。本发明的范围根据权利要求书确定，还包括与权利要求书等同的意思及范围内的所有变更。

Claims (8)

1.一种半导体器件，其特征在于，具有：
多个栅极电极，其形成在半导体衬底上；和
多个条状触点，其为了形成源极、漏极而沿着所述栅极电极的长度方向与各所述栅极电极交替地形成，
形成有在形成源极、漏极中的一方的一个条状触点被施加基准电位的导电型晶体管，
与形成所述导电型晶体管的源极、漏极中的另一方的一个条状触点相邻的一个栅极电极作为第一虚设栅极电极来使用，
所述半导体器件还具有：
第一金属，其以跨过所述第一虚设栅极电极的方式将形成在所述第一虚设栅极电极的两侧的条状触点彼此电连接；和
焊盘，其与形成在所述第一虚设栅极电极的两侧的条状触点中的、相对于所述第一虚设栅极电极设置在所述导电型晶体管相反侧的条状触点连接。
2.如权利要求1所述的半导体器件，其特征在于，
还具有集成电路部，所述集成电路部相对于所述焊盘，与所述导电型晶体管并联连接，
所述导电型晶体管使被输入至所述焊盘的静电释放电流流过。
3.如权利要求1所述的半导体器件，其特征在于，
所述焊盘是所述集成电路部的输入及输出的信号的至少任意一方的信号焊盘。
4.如权利要求1所述的半导体器件，其特征在于，
所述焊盘是所述集成电路部的电源焊盘。
5.如权利要求1所述的半导体器件，其特征在于，
与所述导电型晶体管的源极、漏极中的一方的条状触点相邻的栅极电极也作为第二虚设栅极电极来使用，
所述半导体器件还具有第二金属，所述第二金属以跨过所述第二虚设栅极电极的方式将形成在所述第二虚设栅极电极的两侧的条状触点彼此电连接。
6.如权利要求1所述的半导体器件，其特征在于，
与所述导电型晶体管相邻的所述第一虚设栅极电极设置有多个，
所述金属以跨过各所述第一虚设栅极电极的方式将形成在各所述第一虚设栅极电极的两侧的条状触点彼此电结合，
所述焊盘与形成在所述第一虚设栅极电极的两侧的条状触点中的、相对于所述第一虚设栅极电极设置在所述导电型晶体管相反侧的端部的条状触点连接。
7.如权利要求1所述的半导体器件，其特征在于，
还具有扩散层，所述扩散层设置在相邻的所述条状触点彼此之间，
所述栅极电极以沿着长度方向跨过所述扩散层的方式形成。
8.一种半导体器件，其特征在于，具有：
多个栅极电极，其形成在半导体衬底上；
多个导电型扩散层，其为了形成源极、漏极而与各所述栅极电极交替地形成；和
多个条状触点，其设置在各所述导电型扩散层的正上方区域，并沿着所述栅极电极的长度方向形成，
形成有在形成源极、漏极中的一方的一个条状触点被施加基准电位的导电型晶体管，
与形成所述导电型晶体管的源极、漏极中的另一方的一个条状触点相邻的一个栅极电极作为虚设栅极电极来使用，
所述半导体器件还具有：
金属，其将形成在所述虚设栅极电极的两侧的一方的条状触点和形成所述导电型晶体管的源极、漏极中的另一方的条状触点电连接；
布线，其以跨过所述虚设栅极电极的方式将形成在所述虚设栅极电极的两侧的条状触点彼此电连接；
焊盘；和
二极管，其以从所述焊盘向所述布线流过正向电流的方式设置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110832642A (zh) * 2017-06-21 2020-02-21 高通股份有限公司 用于中段制程的布局技术

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9773731B2 (en) * 2016-01-28 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US10332871B2 (en) * 2016-03-18 2019-06-25 Intel IP Corporation Area-efficient and robust electrostatic discharge circuit
CN109643688B (zh) * 2016-08-01 2023-01-06 株式会社索思未来 半导体集成电路装置
EP3675167B1 (en) * 2018-12-28 2021-06-09 IMEC vzw A semiconductor device and a method for forming a semiconductor device
US10867917B1 (en) * 2019-06-14 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device, associated method and layout
KR20210071134A (ko) 2019-12-05 2021-06-16 삼성전자주식회사 반도체 장치
US11315874B2 (en) 2020-09-15 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Cell structure with intermediate metal layers for power supplies
CN117916874A (zh) * 2021-09-09 2024-04-19 株式会社索思未来 半导体集成电路装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1630078A (zh) * 2003-12-19 2005-06-22 恩益禧电子股份有限公司 半导体器件
US20120038003A1 (en) * 2010-08-13 2012-02-16 Renesas Electronics Corporation Semiconductor device
US20130001704A1 (en) * 2011-06-28 2013-01-03 Taiwan Semiconductor Manufacturing Company., Ltd. Resistors Formed Based on Metal-Oxide-Semiconductor Structures

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006128422A (ja) * 2004-10-29 2006-05-18 Renesas Technology Corp 半導体集積回路
JP5086797B2 (ja) * 2007-12-26 2012-11-28 株式会社東芝 半導体装置
KR20130004834A (ko) * 2011-07-04 2013-01-14 삼성전자주식회사 반도체 칩 및 그 반도체 칩을 포함한 플립-칩 패키지
US8691646B2 (en) * 2012-05-03 2014-04-08 Globalfoundries Inc. FINFET compatible PC-bounded ESD diode
US8884400B2 (en) * 2012-12-27 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor in Post-Passivation structures and methods of forming the same
KR102002453B1 (ko) * 2013-04-10 2019-10-01 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9620502B2 (en) * 2013-04-10 2017-04-11 Samsung Electronics Co., Ltd. Semiconductor device including an extended impurity region
US9461170B2 (en) * 2014-04-23 2016-10-04 Taiwan Semiconductor Manufacturing Company Ltd. FinFET with ESD protection

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1630078A (zh) * 2003-12-19 2005-06-22 恩益禧电子股份有限公司 半导体器件
US20120038003A1 (en) * 2010-08-13 2012-02-16 Renesas Electronics Corporation Semiconductor device
US20130001704A1 (en) * 2011-06-28 2013-01-03 Taiwan Semiconductor Manufacturing Company., Ltd. Resistors Formed Based on Metal-Oxide-Semiconductor Structures

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110832642A (zh) * 2017-06-21 2020-02-21 高通股份有限公司 用于中段制程的布局技术

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