CN105379122A - 具有接合在一起的模块晶粒区域的单石集成电路晶粒 - Google Patents

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Abstract

本发明揭示一种用于一个单石集成电路晶粒(200)的设备。在本设备中，该单石集成电路晶粒(200)具有多个模块晶粒区域(211、212)。该模块晶粒区域(211、212)分别具有多个电力分配网络(271、272)，用于独立地对该模块晶粒区域(271、272)的每一个进行供电。该模块晶粒区域(271、272)的每一个邻近对与各自的多个金属线路(260、301-304、514、524)接合在一起。

Description

具有接合在一起的模块晶粒区域的单石集成电路晶粒
技术领域
以下说明关于集成电路装置(IC)。更特别的是，以下说明是关于一种用于集成电路的单石集成电路晶粒，其具有接合在一起的模块晶粒区域。
背景技术
集成电路随着时间过去已变得越来越密集，也就是说，已有更多的逻辑特色实行于在一个给定尺寸的IC中。因此，电力消耗已变得一个越来越重要的议题，包括在晶圆级测试中的电力消耗。因此，其希望能提供具有更适合用于晶圆级测试的功率消耗的IC。
发明内容
一种设备通常关于一个单石集成电路晶粒。在此设备中，该单石集成电路晶粒具有多个模块晶粒区域。该模块晶粒区域分别具有多个电力分配网络，用于独立地对每一个该模块晶粒区域进行供电。该模块晶粒区域的每一个邻近对与各自的多个金属线路接合在一起。
一种方法通常关于一个单石集成电路晶粒。在此方法中，一个获得的单石集成电路晶粒具有一个第一晶粒区域及一个第二晶粒区域。该第一晶粒区域具有一个第一电力分配网络，且该第二晶粒区域具有一个第二电力分配网络。该第一电力分配网络与该第二电力分配网络相隔开，以便该第一晶粒区域和该第二晶粒区域是独立地操作。该第一晶粒区域与该第二晶粒区域是通过第一多个金属线路和第二多个金属线路而彼此互连。该第一多个金属线路和该第二多个金属线路耦合至第一多个选择电路和第二多个选择电路。该第一晶粒区域用该第一电力分配网络来进行供电，同时使得该第二晶粒区域的该第二电力分配网络进行断电。该第一晶粒区域设定于一个循环返回模式。当处在该循环返回模式时，对该第一晶粒区域进行测试。
另一种设备通常关于一个单石集成电路晶粒。在此设备中，该单石集成电路晶粒具有一个第一晶粒区域和一个第二晶粒区域。该第一晶粒区域具有一个第一电力分配网络，且该第二晶粒区域具有一个第二电力分配网络。该第一电力分配网络与该第二电力分配网络相隔开，以便该第一晶粒区域和该第二晶粒区域是独立地操作。该第一晶粒区域与该第二晶粒区域是通过第一多个金属线路和第二多个金属线路而彼此互连。该第一多个金属线路和该第二多个金属线路耦合至第一多个选择电路和第二多个选择电路。该第一晶粒区域具有一个瑕疵部分。该第二晶粒区域用于提供该单石集成电路晶粒作为一个功能性晶粒，而该瑕疵部分与该第二晶粒区域相隔离。
附图说明
随附图式显示范例性设备及/或方法。然而，该随附图式不应被拿来限制本发明权利要求书的范畴，而其仅作为解释和理解之用。
图1为一个简化方块图，其描述一个范例性直向现场可程序规划闸极数组(“FPGA”)架构。
图2为一个俯视图的方块图，其描述一个具有晶粒区域的范例性单石集成电路晶粒(简称“晶粒”)。
图3为一个横截面视图的方块图，其描述一个单石集成电路晶粒(简称“晶粒”)的范例性部分，该晶粒可为图2的晶粒。
图4为一个俯视图的方块图，其描述一个具有多个晶粒区域的先前晶圆的范例性部分。
图5为一个俯视图的方块图，其描述一个具有多个晶粒区域(例如，图2的晶粒区域)的晶圆的范例性部分。
图6为一个方块图，其描述一个范例性层堆栈，诸如图2的晶粒区域。
图7为一个方块图，其描述一个图2的范例性晶粒，其具有三个不同尺寸的晶粒区域。
图8为一个流程图，其描述一个范例性晶圆级测试流程。
图9为一个流程图，其描述一个范例性芯片级测试流程。
具体实施方式
在下述说明中，多个特定细节被阐述以对本发明的特定范例提供更详尽叙述。然而，该项领域中的技术人士应了解：一个或多个范例及/或此等范例中的变化例可在没有于下文给出所有该特定细节的情况下来实现。在其它实例中，并未详细描述众所周知的特征，以便不对本发明范例的说明发生混淆。为方便说明，相同的数字编号是被使用在不同图式中以指称相同的项目；然而，在替代性范例中，该项目可以有所不同。
在说明在许多图形中所例示地描绘的范例之前，提供一个通常介绍以作进一步了解。
单石集成电路晶粒的形成可因所使用的微影制程的最大场尺寸而有所限制。进一步言之，即使单石集成电路晶粒是超过此最大场尺寸而形成，该单石集成电路晶粒以一晶圆级来测试可消耗太多电力。然而，单石集成电路晶粒比起功能上相同的堆栈晶粒或堆栈中介层晶粒可具有效能的优点。
鉴于以上通常理解，用于具有模块晶粒区域的单石集成电路晶粒的各种组态一般如下说明。此单石集成电路晶粒具有各自供电的模块晶粒区域，其可彼此隔离。进一步言之，单石集成电路晶粒可操作在一个循环返回模式或是一个互连晶粒区域模式(“接合模式”)。
因为一个或多个上述所说明的范例在此是使用一个特别类型的集成电路来说明，所以此集成电路的详细说明会在以下提供。然而，应了解的是，其他类型的集成电路可从在此所说明的一个或多个技术中获得利益。
可程序规划逻辑组件(PLD)是一种众所周知类型的集成电路，其可经程序规划以执行特定的逻辑功能。现场可程序规划闸极数组(FPGA)的一种类型的可程序规划逻辑组件通常包含一可程序规划瓦片数组。该可程序规划瓦片可包含例如输入/输出方块(IOB)、可组态逻辑方块(CLB)、专用随机存取内存方块(BRAM)、倍增器、数字信号处理方块(DSP)、处理器、频率管理器、延迟锁定回路(DLL)等。如本文中所使用，“包含”意谓在没有限制下的包括。
各个可程序规划瓦片典型包含可程序规划互连件及可程序规划逻辑两者。该可程序规划互连件典型包含具有不同长度的大量的互联机路，其等是通过多个可程序规划互连点(PIP)进行互连。该可程序规划逻辑是使用多个可程序规划组件(其可包含例如函数产生器、缓存器、算术逻辑等等)来实施一用户设计的逻辑。
该可程序规划互连件及该可程序规划逻辑典型是通过将一组态数据串流加载内部组态内存单元中以进行程序规划，其中该内部组态内存单元是定义如何组态该可程序规划组件。该组态数据是可读取自内存(例如从一外部可程序规划只读存储器)，或通过一外部装置以被写入该现场可程序规划闸极数组。各别内存单元的一总集状态是决定该现场可程序规划闸极数组的功能。
另一类型的可程序规划逻辑组件为复杂可程序规划逻辑组件或CPLD。该复杂可程序规划逻辑组件包含通过一互连交换器矩阵以连接在一起且连接至输入/输出(I/O)资源的两个或更多“功能方块”。该复杂可程序规划逻辑组件的各个功能方块包含类似于可程序规划逻辑数组(PLA)及可程序规划数组逻辑(PAL)组件中所使用到的一两阶及/或(AND/OR)结构。在该复杂可程序规划逻辑组件中，组态数据典型是以芯片上方式而被储存在非挥发性内存中。在一些复杂可程序规划逻辑组件中，组态数据是被以芯片上方式而被储存在非挥发性内存中，接着被下载至挥发性内存以作为一初始组态(程序规划)顺序的一部分。
对于所有该可程序规划逻辑组件(PLD)来说，该组件的功能性是可通过用于控制目的而予以提供的数据位进行控制。该数据位是能被储存在挥发性内存(例如：静态内存单元，如在现场可程序规划闸极数组及一些复杂可程序规划逻辑组件中)、非挥发性内存(例如：闪存，如在一些复杂可程序规划逻辑组件中)、或其它类型的内存单元中。
其它可程序规划逻辑组件是通过应用诸如一金属层的一处理层以进行程序规划，该处理层是可程序规划地使该组件上的各种组件互连。该可程序规划逻辑组件已知为屏蔽可程序规划组件。该可程序规划逻辑组件是能以其它方式来实施，例如使用熔丝或反熔丝技术。该术语“可程序规划逻辑组件”包含但不限于这些示范性组件，而且涵盖仅部分可程序规划的组件。举例来说，一种类型的可程序规划逻辑组件包含一经硬件编码晶体管逻辑和一可程序规划交换器结构(用以可程序规划的方式互连该经硬件编码晶体管逻辑)的一组合。
如上文所注记，先进现场可程序规划闸极数组是能包含数种不同类型的可程序规划逻辑方块。举例来说：图1所例示一现场可程序规划闸极数组架构100包含许多个不同的可程序规划瓦片，其包含多个千兆位收发器(MGT)101、可组态逻辑方块(CLB)102、随机存取内存方块(BRAM)103、输入/输出方块(IOB)104、组态及计时逻辑(CONFIG/CLOCK)105、数字信号处理方块(DSP)106、专用输入/输出方块(I/O)107(例如：组态端口及频率端口)，和其它可程序规划逻辑108，诸如数字频率管理器、模拟至数字转换器、系统监视逻辑等等。一些现场可程序规划闸极数组也包含专用处理器方块(PROC)110。
在一些现场可程序规划闸极数组中，各个可程序规划瓦片包含可程序规划互连组件(INT)111，其具有来回在各个邻近瓦片中的一对应互连组件的标准化连接。因此，使该可程序规划互连组件一起实施用于所例示现场可程序规划闸极数组的可程序规划互连结构。该可程序规划互连组件(INT)111也包含来回在相同瓦片内的可程序规划逻辑组件的连接，如由所包含在图1的上部处的实例来显示。
举例来说：一可组态逻辑方块102可包含一可组态逻辑组件(CLE)112(其可经程序规划以实施用户逻辑)加上单一可程序规划互连组件(INT)111。除了一个或更多可程序规划互连组件，该随机存取内存方块103也可包含一随机存取内存方块逻辑组件(BRL)113。典型地，在一瓦片中所包含互连组件的数目是取决于该瓦片的高度。在所绘示实施例中，随机存取内存方块瓦片具有等同于五个可组态逻辑方块的相同高度，但其它数目也能予以使用(例如：四个)。除了适当数目的可程序规划互连组件，一数字信号处理方块瓦片106也可包含一数字信号处理方块逻辑组件(DSPL)114。除了该可程序规划互连组件(INT)111的一个实例，一输入/输出方块104可包含例如一输入/输出逻辑组件(IOL)115的两个实例。该项领域中的技术人员将容易了解到：例如被连接到输入/输出方块逻辑组件115的实际输入/输出方块衬垫典型是不被局限到该输入/输出逻辑组件115的区域。
在所绘示实施例中，接近该晶粒(图1中所示)中心的水平区域被使用于组态、频率及其它控制逻辑。从该水平区域延伸的垂直行109被用来于跨越于该现场可程序规划闸极数组的广度来分配该频率及组态信号。
利用图1中所例示架构的一些现场可程序规划闸极数组包含额外逻辑方块，以扰乱用以构成该现场可程序规划闸极数组的一绝大部分的规则柱状结构。该额外逻辑方块可为多个可程序规划方块及/或专用逻辑。举例来说：处理器方块110是跨距数行的可组态逻辑方块及随机存取内存方块。
注意到：图1为倾向仅例示一示范性的现场可程序规划闸极数组架构。例如：在一列中的逻辑方块数目、多列的相对宽度、多列的数目及次序、在该列中所包含的逻辑方块类型、该逻辑方块的相对大小、并且于图1的上部处所包含的互连件/逻辑实施方式是纯粹示范性的。例如：在一实际的现场可程序规划闸极数组中，超过一个邻近例的可组态逻辑方块典型地是予以包含而不论该可组态逻辑方块的出现，以促进用户逻辑的有效实施方式，不过邻近可组态逻辑方块列的数目是随着该现场可程序规划闸极数组的整体尺寸而变化。
屏蔽可以用微影方式接合在一起以制作一个大型晶粒，诸如用于堆栈硅中介层技术。然而，此微影接合可同样地被使用来形成一单石集成电路晶粒，如下会以额外细节所述。依照上述说法，用来制作超大尺寸的单石集成电路晶粒的超高分辨率屏蔽的数目可受到在最高金属层所实施的接合而有所限制。进一步言之，如下以额外细节所述，用于接合跨越一屏蔽场边界的层的数目可实质上通过再次使用自含电路系统(“模块”)的区域而减少，该自含电路系统可通过划线线路而相隔开以用于至少一个或多个的该初始半导体制程层。
即使下列说明是针对具有两个晶粒区域的单石集成电路晶粒的形成，此说明不应受限于仅具有两个晶粒区域。相反地，两个或更多个晶粒区域可被接合在一起以形成单一个单石集成电路晶粒。进一步言之，下列说明是以FPGA为此单石集成电路晶粒的观点来说，目的是通过范例来阐明而非用于限制；然而，任何类型的大型集成电路晶粒可从在此所说明具有模块晶粒区域获得利益。依照上述说法，以下说明不应受限于FPGA，反而包含任何具有模块晶粒区域具有合宜尺寸的集成电路。
在此之前，一个接合晶粒可已具有两个完整用于每一层的屏蔽组，举例来说，其中有最终晶粒的上半部和下半部。该上半部和该下半部可以是相似的，但是它们是该最终晶粒产物的不同半部。举例来说，对于一个20纳米(nm)制程来说，此可牵涉大量的超高分辨率的双倍图案屏蔽。然而，如下以额外细节所述，实质上较少的屏蔽，以及实质上较少的超高分辨率的双倍图案屏蔽可使用来形成一个单石集成电路晶粒。进一步言之，较少的此种屏蔽可被一起接合以形成此单石集成电路晶粒。
模块单石晶粒(也就是大型晶粒是由实质上类似的及/或一致的较小晶粒所组成)的另一个好处是减少了验证开销。验证是一个耗时且资源密集的工程任务。将验证划分成晶粒的整体尺寸的分式，诸如像是二分之一、三分之一的尺寸，此可实质在时间上进入市场并且减少工程基础建设的花费。模块单石晶粒的还有另一个好处是减少数据库管理。随着科技精进，晶粒变得越来越大型，并且越来越大型的晶粒造成制造制程上的压力上升。数据从设计者传送至屏蔽厂，或者是任意功能的大型装置的数据平坦化不可能通过所有的软件工具完成，因为此数据可超过1T字节(terabyte)。模块设计的单石晶粒实质上减少了用来制造、传送及或仿真大型单石装置的数据，该大型单石装置是由两个或更多个模块，因为用于一致模块的一致数据组合意指，仅有一个此数据组合可被传送以代表所有的此数据组合。
图2为一个俯视图的方块图，其描述一个具有晶粒区域211和晶粒区域212的范例性单石集成电路晶粒(简称“晶粒”)200。晶粒区域211和晶粒区域212各者具有相同宽度223。晶粒区域211可具有一个长度222，且晶粒区域212可具有一个相同的或是不同的长度，也就是长度224，比上晶粒区域212的长度222。晶粒200可具有一个整体长度221，其分别为晶粒区域211和晶粒区域212的长度222和224的总和或组合。在此实施例中，宽度223大约为30厘米(“mm”)并且整体长度221为31mm，其中长度222和224各为15.5mm；然而，此长度、宽度，及/或其他长度及/或宽度可被使用。更一般来说，每一个晶粒区域211和212可在微影制程的最大宽度和长度限制之内；然而，晶粒200的整体长度221可超过此微影制程的最大限制。举例来说，目前微影制程的最大限制可为26mm或33mm，其中在此之前，习知单石晶粒不具有大于26mm的一个或多个维度，且不具有大于33mm的任何维度。然而，如以下所述，以晶粒模块所形成的模块单石集成电路晶粒可超过此目前的最大值。
即使长度222和224依图示描绘成相等长，但是它们不需要如此。举例来说，可使用一个非对称分割而不是对称分割。依照上述说法，长度222可接近26mm，且长度221可实质上比26mm还短，其中晶粒区域212用来提供给晶粒区域211多余空间。
在此实施例中，晶粒区域211和212可具有相同功能性，如下会以额外细节所述。目的是通过范例来阐明而非用于限制，晶粒区域211和212两者皆图示描绘成相同的方块，其包含但不受限于CFG和PCIe方块，并且各者具有一垂直行的输入/输出方块(“I/O”)201；然而，在其他组态中，可使用这些方块或其他方块。输入/输出201可包含千兆位的收发器(“GT”)。此允许用于形成晶粒区域211和212的屏蔽组实质上为相同的，除了一个或多个上方金属层之外，如下会以额外细节所述。额外地，晶粒区域211可用一壁部241来形成作为晶粒密封件的一部分，一般来说是以一个面朝上的“U”的指示，且晶粒区域212可用另一个壁部242来形成作为晶粒密封件的另一部分，一般来说是以一个面朝下的“U”的指示。换句话说，单石集成电路晶粒的晶粒密封件可包含在一个晶粒区域中所形成的一个第一壁部以及一个邻近第二晶粒区域中所形成的一个第二壁部，其中该第一壁部和该第二壁部彼此面对，且彼此相连接以提供此单石集成电路晶粒的该晶粒密封件。通过使此等壁部241和242从晶粒200的相对邻近晶粒区域或是在此晶粒区域上彼此面对，此等壁部241和242的壁部末端可分别彼此接触以形成晶粒200的周围壁部或晶粒密封件。
每一个的晶粒区域211和212可具有一垂直行的I/O201。一些I/O201可为专用的。举例来说，I/O201B可为长范围的I/O201的I/O，其比此I/O201的其他I/O以更大的电压摆幅来操作，并且此其他I/O可为以较小的电压摆幅来操作的高速I/O。进一步言之，I/O201C可为一个组态I/O，其中晶粒区域211的组态I/O201C可为用于控制及/或组态晶粒区域212的从属I/O方块201的一个主要方块，通常用线路203表示。
线路203分别将晶粒区域211和212的组态(“CFG”)方块281和282予以互连。线路203代表的是依主要至从属组态的总线。此总线在过去是实施于一个将两个晶粒连接的中介层上。在晶粒200中，分开的晶粒区域211和212的两个独立组态方块的互连是使用一个跨越屏蔽场边界(也就是，屏蔽接合区域210)而接合的层得以完成。此互连也可包含联合测试工作组(JointTestActionGroup，“JTAG”)互连。按照上述说法，每一个晶粒区域211和212的联合测试工作组方块可在晶粒200之内进行互连。借着具有独立的联合测试工作组方块，晶粒区域211和212可在进行晶圆针测时分开地测试，其中只有一个进行测试中的晶粒区域会进行供电。因此，假如一个晶粒区域坏了，另一个晶粒区域是好的，晶粒200可被售出，虽然相较于所有的晶粒区域为良好的情况，其具有较少的功能性。因此，一个具部份功能的晶粒200会售出。进一步言之，如果两个或是所有的晶粒区域都必须进行供电的话，也就是针对所有晶粒区域的有一个共同的供电组态，及/或仅有一个用于测试联合测试工作组方块，可能不会仅使用具部份功能性的晶粒200的良好晶粒区域。然而，因为仅使用通过测试的此晶粒区域，在失败的晶粒区域中的联合测试工作组方块不需要使用于已封装部分。此外，不必要对已封装部分中的失败晶粒区域进行供电。
晶粒区域211和晶粒区域212可经由屏蔽接合区域210彼此耦合。依照上述说法，导体260可跨越晶粒区域211和212的边界，如下会以额外细节所述。在晶圆级中，屏蔽接合区域210可以位在一个晶圆上先前给划线线路所使用的场所。进一步言之，即使假设有用于形成晶粒区域211和一部份的屏蔽接合区域210的一个屏蔽组，以及用于形成晶粒区域212的屏蔽组和另一部份的屏蔽接合区域210的另一个屏蔽组，在另一个组态中，屏蔽接合区域210可以用其本身的屏蔽组而形成。然而，目的是通过范例来阐明而非用于限制，应假设用来形成晶粒区域211和212的每一个这些屏蔽组具有额外屏蔽场部份，以用于屏蔽接合区域210的各自部份。
晶粒区域211具有一个电力分配网络(“PDN”)，一般为电力分配网络271，且晶粒区域212具有一个电力分配网络，一般为电力分配网络272。电力分配网络271和272是彼此分隔开。依照上述说法，电力分配网络271可与电力分配网络272分开地或是独立地操作。因此，晶粒区域211可分开地从晶粒区域212进行供电。据此，晶粒区域211可进行供电并且操作，同时晶粒区域212进行断电，反之亦然。具有分开地供电的晶粒区域或晶粒模块是允许一个单石晶粒形成而具有多个晶粒模块，其中此单石晶粒的整体不必要在一个时间中测试。相对地，每一个晶粒模块可分开地供电并测试。额外地，如先前所指出，还有其他好处让多个晶粒模块用于形成一个单石集成电路晶粒，诸如像是减少时间进入市场，减少工程开销，及/或减少的数据尺寸。
图3为一个横截面视图的方块图，其描述一个单石集成电路晶粒(简称“晶粒”)300的范例性部分，该晶粒300可为图2的晶粒200。据此，可同时参考图2和图3、晶粒300来进一步说明。
在此实施例中，晶粒区域211和晶粒区域212各个是用相同组的初始层或下方层311来形成，并且因此相同的屏蔽组可给此初始层使用。上方导电层或上方金属层312中的微影制程的限制是实质上较于下方层311来的宽松，上方金属层312被使用来提供一个或多个接合线路，诸如像是接合线路301至304。在此实施例中，接合线路或迹线301至304可代表垂直路由的迹线或是垂直路由。下方层311可不具有延伸跨越屏蔽接合区域210以用于互连晶粒区域211和212的特征；然而，上方层312可具有接合线路，诸如像是接合线路301至304，其延伸跨越屏蔽接合区域210以用于互连晶粒区域211和212，如下会以额外细节所述。
接合线路301是跨越屏蔽接合区域210而水平地从晶粒区域211延伸至晶粒区域212或者从晶粒区域212延伸至晶粒区域211。相比之下，相同层的导电线路321，如接合线路301是自页面中延伸出来或是与该页面的平面正交。同样地，相同金属层的导电线路322，像是接合线路303，是自页面中延伸出来。在此范例中的导电线路或迹线321和322可代表水平路由的迹线或是水平路由。让大多数的水平线路从一个晶粒区域延伸至另一个晶粒区域可用来增加用于在此等晶粒区域之间通讯的频带宽度。接合线路301至304习知为“双间距”线路，也就是每一个接合线路可以比同一金属层相等位置的信号线路的两倍宽度，且同一金属层的邻接接合线路之间的间隙可以是此同一金属层的相等位置的信号线路的两倍间隙。此外，所有的接合线路，诸如像是接合线路301至304，在其相关的金属层内可不具有相竞争的正交线路，通过让其具有金属层312超过一个的金属层而允许更多双间距线路被使用。通过不具有垂直线路，可形成更多组的平行接合线路以增加带宽。在此实施例中，接合区域210可只具有水平线路，其通过接合区域210而运行。正交线路，举例来说像是线路322和321，是不允许在接合区域210中。线路302和304可只有携载大约一半的带宽通过接合区域210，因为线路302和304的间距是不在接合区域210中的线路的间距的两倍(“双倍间距”)。通过使用相关于线路301和303的层中的正交线路来补足线路302和304的带宽，跨越接合区域210的带宽可增加到相关于其他线路的接合线路210外部区域的带宽，像是具有线路302和304的层。
目前的制程规则是允许金属迹线跨越一个屏蔽场边界而接合，且具有两倍的最小宽度以及两倍的最小间隔以桥接此屏蔽场边界。替代的金属层可分别垂直地或水平地进行路由。因此，举例来说，假如垂直的长线路的迹线使用四个金属层，此金属层可相隔跨越八个金属层，而使水平层介于此垂直层的每一层之间。因此，水平迹线不需要位在屏蔽接合区域210中，且任何金属层可给垂直路由迹线使用。
使用双图案所形成的下方层311包含但不受限于下方金属层，且下方层311不需要使用接合。此可减少用于此屏蔽的屏蔽费用。进一步言之，如下以额外细节所述，屏蔽接合区域210可位在曾是划线区域的位置。依照上述说法，因为此划线区域先前没有任何干预装置电路结构，因此可有相当多的半导体区域要被接合。进一步言之，即使额外屏蔽可用来解释在相关于接合层的模块中的差异，使用针对此模块的每一个的数据库可减少研发，验证及/或测试时间，并且相较于涵盖具有大型单石集成电路的所有电路的大型数据库而言减少数据库大小。
图4为一个俯视图的方块图，其描述一个具有多个晶粒区域的先前晶圆400的范例性部分。在此实施例中，晶粒区域401与晶粒区域402通过一个划线区域410的划线线路相隔开。分别与晶粒区域401和402相关连的分开的晶粒可沿着划线区域410的划线线路从晶圆400切割或不然分割。
晶粒区域401的互联机路411各者具有一个循环返回421。同样地，晶粒区域402的互联机路412各者具有一个循环返回422。互联机路411和412可以是熟知的“互连长线路”。
图5为一个俯视图的方块图，其描述一个具有多个晶粒区域(诸如像是晶粒区域211和212)的晶圆500的范例性部分。晶圆500可包含一个或多个晶粒200。
晶粒区域211包含一组的选择线路，诸如像是多任务器511，并且晶粒区域212包含一组的选择线路，诸如像是多任务器521。如前所述，晶粒区域211和212可分别供电，且因此任一组的多任务器可开启，而另一组的此多任务器是关闭。进一步言之，两组的多任务器可开启或是关闭。
多任务器511的输出导电线路(“输出线路”)515可从多任务器511的输出端口延伸进入晶粒区域211，并且此输出线路515可以是互连长线路。同样地，多任务器521的输出线路525可延伸进入晶粒区域212，并且此输出线路525可以是互连长线路，其具有一对被提供到控制器方块的各自的输入/输出线路对，如下会以额外细节所述。
晶粒区域211的输入导电线路(“输入线路”)516可延伸进入屏蔽接合区域210，用以与晶粒区域212的输入线路524进行互连。同样地，晶粒区域212的输入线路526可延伸进入屏蔽接合区域210，用以与晶粒区域211的输入线路514进行互连。因此，输入线路514、516、524和526可以是一个或多个的接合线路，诸如像是图3的接合线路301至304。
输入线路516可分别在节点513处分接，用以提供数据输入给多任务器511。其他输入至多任务器511的数据输入可分别从输入线路514提供。多任务器511的输出可响应于选择信号512而可控制地被选择，该选择信号512可被提供到每一个多任务器511。选择信号512可从晶粒区域211的可程序规划终端方块517处提供。
同样地，输入线路526可分别在节点523处分接，用以提供数据输入给多任务器521。其他输入至多任务器521的数据输入可分别从输入线路524提供。多任务器521的输出可响应于选择信号522而可控制地被选择，该选择信号522可被提供到每一个多任务器521。选择信号522可从晶粒区域212的可程序规划终端方块527处提供。
因此，有效地，有一组或一部分的接合线路组或接合线路是从晶粒区域211延伸至晶粒区域212的选择电路的一组输入端口，其中接合线路可有效地被分接及/或路由至晶粒区域211的选择电路的一组输入端口。同样地，有另一个接合线路组或接合线路的部分，其从晶粒区域212延伸至晶粒区域211的选择电路的另一组输入埠，其中接合线路可有效地被分接及/或路由至晶粒区域212的选择电路的另一组输入埠。
晶粒区域211和212可以在晶圆级来测试，有时称作“晶圆针测(wafersort)”，此时对于每一个所测试的晶圆中好的和坏的晶粒区域可被辨认出。然而，晶粒区域211和212各者可相当复杂且具有许多电路组件。换句话说，在测试期间，晶粒区域211和212可各自需要相当多的电力。不幸地，有限的电量可被提供至用于晶圆级测试的晶粒区域，举例来说，晶圆针测的测试器可能无法对所有的晶粒200进行供电。
因此，为了测试晶粒200，此晶粒200可以模块方式通过测试晶粒区域211，且然后测试晶粒区域212而得以测试。因为晶粒区域212可在对晶粒区域211晶圆级测试时予以断电，对此测试而言提供制晶圆的电量可实质上降低。同样地，晶粒区域211可在对晶粒区域212晶圆级测试时予以断电。对测试晶粒200而言，此晶粒区域的模块供电方式是不会限制于晶圆级测试，但是此模块供电方式在晶粒200已从晶圆500中切割之后可被使用。据此，晶粒200可以被组构，使得只有跨越屏蔽接合区域210的信号会通过，因为电力分别供应至晶粒区域211和212的每一个。接地汇流可通过跨越屏蔽接合区域210。
再次说明，为了清楚的目的，即使只有图式地描绘两个晶粒区域，可形成晶粒200而超过两个晶粒区域。可使用多个晶粒区域来限制用以测试每一个此晶粒区域的电量。额外地，如先前所述，通过具有模块晶粒区域，研发、验证及/或测试时间可予以减少，同时用于形成单石集成电路晶粒装置的数据库大小也会减少。
多任务器511被耦合用以接收一个选择信号512，以在用于晶粒区域211的循环返回模式与用于晶粒区域211的接合模式中进行选择。在用于晶粒区域211的循环返回模式中，响应于选择信号512，在输入线路516上的发讯可被选择作为来自多任务器511的输出。在用于晶粒区域211的接合模式中，响应于选择信号512，在输入线路514上来自晶粒区域212的发讯可被选择作为来自多任务器511的输出。换句话说，对于晶粒区域211的循环返回模式而言，输入到多任务器511在线路516上的发讯被选择作为来自此多任务器511的输出，其中线路516上的此发讯有效地”循环返回”进入晶粒区域211。
同样地，多任务器521被耦合用以接收一个选择信号522，以在用于晶粒区域212的循环返回模式与用于晶粒区域212的接合模式中进行选择。在用于晶粒区域212的循环返回模式中，响应于选择信号522，在输入线路526上的发讯可被选择作为来自多任务器521的输出。在用于晶粒区域212的接合模式中，响应于选择信号522，在输入线路524上来自晶粒区域211的发讯可被选择作为来自多任务器521的输出。换句话说，对于晶粒区域212的循环返回模式而言，输入到多任务器521在线路526上的发讯被选择作为来自此多任务器521的输出，其中线路526上的此发讯有效地“循环返回”进入晶粒区域212。
举例来说，假如晶粒区域211在测试期间失败，而晶粒区域212在测试期间通过，晶粒200可作为一个芯片而被卖掉，虽然比起晶粒区域211和212两者皆通过的具有较小的功能性。依照上述说法，选择信号522可被设定，像是通过熔丝或其他程序设计，以选择用于晶粒区域212的循环返回模式。此外，晶粒区域211可被设定，以将晶粒区域211失能不会进行供电，再次地，像是通过熔丝或其他程序设计。因此，可使用“部分”的策略。依照上述说法，以此“部分”的策略，可使用超过两个的晶粒区域以得到更佳的粒度；然而，可在此一个或多个通过的晶粒区域中指定一个主要晶粒区域，诸如美国专利申请序号为13/587,778，申请时间为2012年8月16日，申请人为Camarota，发明名称为“使用于多晶粒集成电路可挠曲大小的晶粒(FlexibleSizedDieforUseinMulti-DieIntegratedCircuit)”以及美国专利申请序号为13/535,102，申请时间为2012年6月27日，申请人为Camarota，发明名称为“从多图案区域屏蔽的过大中介件(OversizedInterposerFormedfromaMulti-PatternRegionMask)”中所述的额外细节，为了各种目的其揭示内容全文以引用的方式并入本文中。指定一个主要晶粒可在模块测试之后实施。一个主要晶粒的选择可以是预定的；然而，在测试期间，任何模块晶粒为了验证及测试的目的可暂时地呈现为主要晶粒或从属晶粒，其可以是有用的，使得对于每一个模块而言具有相同的验证和测试程序。
可选择地，可能的是，在测试期间只有一部分的晶粒区域211会失败，并且此失败的部份可取代晶粒区域212的通过部分。因此，晶粒区域212可提供多余给晶粒区域211。依照上述说法，选择信号512和522各者可被设定，诸如通过电子熔丝(efuse)，硬导线，或其他程序规划，以选择一个接合模式给其各自的晶粒区域。即使图5为图式地描绘全局的选择信号给各自的晶粒区域、多组的多任务器以及相关的选择信号可给每一个晶粒区域使用，为的是提供更佳的粒度，以便用一个晶粒区域的通过部分来取代另一个晶粒区域的失败区域。依照上述说法，举例来说，晶粒区域211和212各者的一部分可能失败，并且晶粒区域211和212各者的多余的通过部分可被用来取代对应的失败部分。换句话说，可有双重多余，因为每一个晶粒区域可有用于每一个其他晶粒区域的多余。
在过去，可有用于单石晶粒的组态控制器以及测试(例如，联合测试工作组分接头)控制器，其中用于组态和扫描所有控制和数据信号使用接合金属基线而跨越屏蔽场边界CKK。然而，对于晶粒区域211和212来说，每一个此区域可以是相同的，且因此，举例来说晶粒区域211和晶粒区域212各者分别可具有一组态控制器以及测试控制器(“控制器”)方块571和572。控制器方块571和572各者分别可被耦合至一个输入/输出信号对，该输入/输出信号对分别到多任务器511及521，并来自多任务器511及521。举例来说，来自多任务器511的输出线路515可予以输入至控制器方块571，并且输入线路516可从控制器方块571处输出。同样地，来自多任务器521的输出线路525可予以输入至控制器方块572，并且输入线路526可从控制器方块571处输出。所有其他的线路515、516、525以及526可延伸至其相关的区域边缘或从其相关的区域边缘处延伸。
可使用在晶粒区域211和212中分别具有可程序规划终端方块517和527的晶粒200以允许每一个互连，其包括但不受限于每一个频率输入，以提供在相关的晶粒区域之内的循环返回并且将来自于一个晶粒区域的信号连接到晶粒200的对置侧的接合区域上的另一个晶粒区域。依照上述说法，选择信号521和522可至少一部分沿着由屏蔽层所定义的金属连接而传播。其中此屏蔽层对于不同晶粒区域而言是不同的，如下会以额外细节所述。可选择地，图2的组态方块281和282可分别被使用来驱动信号521和522，是为了允许此信号在测试期间被动态地控制。依照上述说法，此驱动信号521和522可被组态方块281和282中的电子熔丝值设定在供电。驱动信号521和522的动态控制可提供在测试中的弹性及/或定义一个功能晶粒。
相对于硬导线连接，通过具有“软”导线连接的选择信号521和522，晶粒区域211和212两者皆不必为了在晶圆针测期间进行测试而在同一时间进行供电。进一步言之，通过使选择信号521和522作为组态控制器中的软信号状态组，诸如分别像是组态方块281和282，每一个晶粒区域211和212在晶圆针测期间可独立地测试，及/或部分功能晶粒可被卖掉，其中在此晶粒的错误晶粒区域在芯片封装中可被绕开(bypassed)。换句话说，选择信号521和522可被用来将错误晶粒区域予通过晶粒区域进行隔离，或将错误晶粒区域予以失能。制造商可设定电子熔丝，以致于避免错误晶粒区域的使用，并且据此设定相关的选择信号。此外，联合测试工作组可用于循环返回，以便将来自一扫描恋的一晶粒区域中的缓存器予以包含或排除于另一个晶粒区域。依照上述说法，电路设计可允许从一晶粒区域到另一个晶粒区域的信号(“接合信号”)，具有电性浮动或是被接地的可能，以允许晶粒区域未使用的状况。额外地，对于一晶粒区域与其他晶粒区域隔离的晶圆针测的测试来说，在测试中到此晶粒区域的输入可以至闸极或是通过闸极而具有浮动井，使此晶粒区域的输出适当地接地，以避免测试中的晶粒区域通过一接合接口对没有测试中的晶粒区域进行供电。虽然在晶粒区域之间没有接地端，但是供电信号可从与晶粒区域211和212相关的凸块或针脚供给，其中此凸块和针脚耦合至电力分配网络271和272。电力的等化可使用一封装基板保持晶粒200的电力面而执行。
接合接口中的接合线路301至304的部份接合可以是多余的。依照上述说法，额外的迹线可给此接合接口的一些迹线的每一个使用。
额外地，多任务器511和521可包含缓冲器或可提供接合信号缓冲。依照上述说法，跨越接合接口的组态和联合测试工作组迹线可被控制器方块571及/或572进行缓冲。虽然联合测试工作组及/或组态信号可以不使用循环返回，但是此组态和联合测试工作组信号以被隔离，以响应于晶粒200的晶粒区域，但是仍然允许跨越一接合接口的互连的可能性。举例来说，联合测试工作组扫描炼可牵涉一晶粒200中超过一个的晶粒区域，及/或用于组态控制的晶粒区域的主-从关系可牵涉一晶粒200中超过一个的晶粒区域。据此，本文所说明的多任务器511和521可用于此隔离，并可用于此多晶粒区域互连。
关于互联机路终端方块517和527，此等方块的顶部和底部单元(cell)可程序规划的。每一个终端顶部可以在一个超大尺寸单石(SSM)晶粒200的边缘处，或是跨越一个接合边界到一个超大尺寸单石晶粒的另一半或是部分的底部终端的连接处。每一个终端底部可以在一个超大尺寸单石(SSM)晶粒的边缘处，或是跨越该接合边界到一个超大尺寸单石装置的另一半或是部分的顶部终端的连接处。控制每一半的或是部分的顶部终端或底部终端单元可来自于与此每一半或部分的各自的组态方块的每一个相关的电子熔丝，或来自于使用一半或部分的金属层的制成的硬导线连接。
具有可程序规划的终端是允许SSM晶粒200每一个晶粒区域，诸如像是晶粒区域211和212通过一个多视(multi-sight)测试器而同时地测试。额外地，用于晶圆针测的步进器可再基于晶粒小于最大宽度以及最大长度或高度方面有所限制，举例来说26x33mm。在此例子中，晶圆针测步进气可被用来对SSM晶粒200的每一个晶粒区域，诸如像是晶粒区域211和212进行独立测试。因此，SSM晶粒200的所有晶粒区域不需要，在相同时间于晶圆针测进行测试和供电，然而可使用晶粒区域模块测试。
图6为一个方块图，其描述一个范例性层堆栈600，诸如像是晶粒区域晶粒区域211和212。在此实施例中，层601上至且包含一个第N个穿孔层对于晶粒区域211和212两者来说可以是相同的。
用于一顶部晶粒区域212的一第N个金属层602T可以不同于用于一底部晶粒区域211的一第N个金属层602B，且此金属层602可具有接合金属线路，如前所述，是跨越一晶粒区域边界，诸如跨越屏蔽接合区域210。同样地，用于一顶部晶粒区域212的第N+1和N+2个金属层604T和606T可以不同于用于一底部晶粒区域211的对应第N+1和N+2个金属层604B和606B，且此金属层604和606各者可具有接合金属线路。对应的干预第N+1和N+2个穿孔层603和605对晶粒区域211和212来说可以是相同的。此外，穿孔重分布(RD)层607和金属重分布层608对晶粒区域211和212来说可以是相同的。由于在接合区域中没有穿孔，即使是用于接合层的穿孔屏蔽对晶粒区域211和212来说可以是相同的。此外，像是在晶粒区域之间，通过具有相同的重分布层608，也就是通过具有相同的凸块定义层，具有相同组态的晶圆针测探针卡的每一个晶粒区域的模块测试可以被使用。
在一堆栈中于最高的金属层具有接合金属层可以是有用的，是因为:(1)重复(duplicate)较高屏蔽层可以是较便宜的；(2)较高层可具有更宽松的制程集成、设计、绕线、及/或放置规则，其可与接合更加相容；(3)较高层可保有选择的空间以在不同制造设备中执行接合而非被下方层处理使用；及/或(4)较高层可使对于初始制程显影的接合进行视觉上检查的能力增加。
据此，一个SSM晶粒200不会具有两倍数目的屏蔽，其因为在晶粒区域之间仅有一些接合层可以是不同的。进一步言之，像是用于双图案下方金属层的切换屏蔽的制程复杂度可以被避免。即使SSM晶粒200的每一个晶粒区域模块化，SSM晶粒200的晶粒区域可被互连并作用，使得其呈现为单一装置，其包括，但不受限于主从组态以及联合测试工作组扫描炼(JTAGscanchain)的目的。通过将SSM晶粒200进行次划分成可管理尺寸的晶粒区域，晶圆选择步进器的步骤范围可以在其的操作参数之内，即使SSM晶粒200的整体尺寸超过该晶圆选择步进器的步骤尺寸。此外，通过次划分成晶粒区域，在晶圆级测试期间的功率、内存、及/或探针点需求可更加受到管理。将每一个晶粒区域或区段隔离的能力允许建立软件推衍出的晶粒(software-deriveddie，SDD)或部分功能的晶粒(partial)。
再次说明，即使说明了相等尺寸且只有两个晶粒区域，上述说明不该受限。依照上述说法，图7为一个方块图，其描述一个范例性晶粒200，其具有三个不同尺寸的晶粒区域701至703。在图7中，晶粒200具有一个屏蔽接合区域210以用于将晶粒区域701和702彼此互连，并具有另一个屏蔽接合区域210以用于将晶粒区域702和703进行互连。晶粒区域701至703可以模块的方式使用选择电路以及输入和输出线路进行互连或隔离，并且诸如先前相关于图5所说明。在此实施例中，晶粒区域701和703是相同尺寸，但是晶粒区域702较晶粒区域701或703任一个还大。
图8为一个流程图，其描述一个范例性晶圆级测试流程800。图8是同时相关于图2、图3、图5和图8来进一步说明。
在801处，一个具有两个或多个晶粒区域，诸如，举例来说，晶粒区域211和晶粒区域212被获得。再次说明，晶粒区域具有各自的电力分配网络以便独立地操作此晶粒区域。在802处，晶粒区域211可以用电力分配网络271来进行供电，同时使得晶粒区域212的电力分配网络272断电。在803处，晶粒区域211可被设定于一个循环返回模式，以响应于选择信号512的确认。在804处，当处在此循环返回模式时，可对该晶粒区域211进行测试。
在805处，可对晶粒区域211进行断电。在806处，可用一电力分配网络272对晶粒区域212进行供电。在807处，晶粒区域212可被设定于一循环返回模式以响应于选择信号522的确认。在808处，晶粒区域212可在此一循环返回模式来测试。在809处，晶粒区域212可被断电。
在804和808处两者的测试可以晶圆级来执行。然而，一旦一晶粒200从一晶圆500处分离时，晶粒200可以用整体晶粒来进行测试，两者的区域进行供电，且选择信号512和522被确定以允许在晶粒区域之间的信号进行接合。
图9为一个流程图，其描述一个范例性芯片级测试流程900。芯片级测试流程900可在晶圆级测试流程800之后执行，诸如作为一整体测试流程的一部分。图9进一步同时相关于图2、图3、图5、和图9来叙述。
在901处，一晶粒的晶粒区域，举例来说，诸如像是晶粒200的晶粒区域211和212进行供电。在902处，每一个晶粒区域211和212被设定于一个接合模式。在903处，晶粒200可以整体的方式来测试，也就是在一芯片级的单石集成电路芯片来测试。在904处，可对进行晶粒200断电。
据此，单石集成电路晶粒已说明，其中此晶粒是用模块晶粒或晶粒区域来形成。如上所述，此模块设计可促进在测试期间的电力管理。进一步言之，测试向量的深度可减少，其可省下测试时间和储存空间，因为每一个晶粒区域可独立地测试。额外地，用于设计的验证时间可通过模块设计所造成降低复杂度而减少，也就是模拟时间和与其他大型设计的管理相关的其他复杂性可减少，其通过能够在一个时间验证各自的模块，而非一定要在同一时间对整个的大型单石集成电路晶粒进行验证。进一步言之，屏蔽定义数据的数量可通过使用晶粒区域而减少，因为用于晶粒区域的一组屏蔽定义数据对于多个晶粒区域可重复，除非在接合层的差异之外。质量和可靠性可通过使用晶粒区域而同样提升，因为更大型更复杂的设计更易受到未验证或未测试的区域和模式影响，造成潜在的失败。相比之下，模块晶粒区域具有更可管理的尺寸，比起非模块的大型复杂集成电路设计来说，更彻底地验证和测试。最后，对于可程序规划逻辑设备(PLD)来说，模块晶粒区域对于用PLD设计工具的特征化模型可以是更适合的。
在本文所说明的一范例性设备大致上相关于单石集成电路晶粒。在此设备中，所述单石集成电路晶粒具有多个模块晶粒区域。所述模块晶粒区域各自具有多个电力分配网络，用于独立地对每一个所述模块晶粒区域进行供电。所述模块晶粒区域的每一个邻近对与各自的多个金属线路接合在一起。
在上述设备中，所述多个模块晶粒区域可包含第一晶粒区域及第二晶粒区域；所述第一晶粒区域可具有所述多个电力分配网络的第一电力分配网络；所述第二晶粒区域可具有所述多个电力分配网络的第二电力分配网络；所述第一电力分配网络可与所述第二电力分配网络相隔开，以便所述第一晶粒区域和所述第二晶粒区域独立地操作；所述第一晶粒区域可与所述第二晶粒区域通过多个金属线路而彼此互连；所述第一晶粒区域可包含第一选择电路，其耦合至第一可程序规划终端方块以接收第一选择信号；以及所述第二晶粒区域可包含第二选择电路，其耦合至第二可程序规划终端方块以接收第二选择信号。
在上述设备中，所述单石集成电路晶粒可具有整体长度，其为所述第一晶粒区域的长度和所述第二晶粒区域的长度的组合；以及所述整体长度可超过用于微影操作的最大成像维度。
在上述设备中，所述单石集成电路晶粒的晶粒密封件包括：第一壁部，其形成于所述第一晶粒区域中；以及第二壁部，其形成于所述第二晶粒区域中；其中所述第一壁部和所述第二壁部彼此面对，并且所述第一壁部和所述第二壁部彼此连接以提供所述单石集成电路晶粒的所述晶粒密封件。
在上述设备中，所述多个金属线路的第一部分可自所述第一晶粒区域延伸至所述第二晶粒区域的所述第二选择电路的第一输入端口；以及所述多个金属线路的第二部分在所述第二晶粒区域之内可延伸至所述第二晶粒区域的所述第二选择电路的第二输入端口。
在上述设备中，所述多个金属线路的第三部分可自所述第二晶粒区域延伸至所述第一晶粒区域的所述第一选择电路的第一输入端口；以及所述多个金属线路的第四部分可在所述第一晶粒区域之内延伸至所述第一晶粒区域的所述第一选择电路的第二输入端口。
在上述设备中，所述第一选择电路可以是所述第一晶粒区域的第一多任务器；以及所述第二选择电路可以是所述第二晶粒区域的第二多任务器。
在上述设备中，所述第一多任务器可经耦合以接收所述第一选择信号，用于所述第一晶粒区域在第一循环返回模式及第一接合模式之间的选择；以及所述第二多任务器可经耦合以接收所述第二选择信号，用于所述第二晶粒区域在第二循环返回模式及第二接合模式之间的选择。
在上述设备中，所述多个金属线路的所述第一部分和所述第三部份可延伸穿过在所述第一晶粒区域和所述第二晶粒区域之间的屏蔽接合区域。
在上述设备中，所述第一可程序规划终端方块和所述第二可程序规划终端方块可分别配备有所述第一晶粒区域的第一组态方块和所述第二晶粒区域的第二组态方块。
在本文所说明的一范例性方法大致上单石集成电路晶粒。在此方法中，所获得的单石集成电路晶粒具有第一晶粒区域及第二晶粒区域。所述第一晶粒区域具有第一电力分配网络，并且所述第二晶粒区域具有第二电力分配网络。所述第一电力分配网络与所述第二电力分配网络相隔开，以便所述第一晶粒区域和所述第二晶粒区域独立地操作。所述第一晶粒区域与所述第二晶粒区域是通过第一多个金属线路和第二多个金属线路而彼此互连。所述第一多个金属线路和所述第二多个金属线路耦合至第一多个选择电路和第二多个选择电路。用所述第一电力分配网络对所述第一晶粒区域进行供电，同时使得所述第二晶粒区域的所述第二电力分配网络进行断电。将所述第一晶粒区域设定于循环返回模式。当处在所述循环返回模式时，对所述第一晶粒区域进行测试。
根据一些上述方法，所述循环返回模式是第一循环返回模式；且所述方法可进一步包括对所述第一晶粒区域进行断电以停止所述第一循环返回模式；以所述第二电力分配网络对所述第二晶粒区域进行供电；将所述第二晶粒区域设定于第二循环返回模式；以及当处在所述第二循环返回模式时，对所述第二晶粒区域进行测试。
在一些上述方法中，所述第一晶粒区域的测试和所述第二晶粒区域的测试两者皆可以晶圆级来执行。
一些上述方法可包括：对所述第一晶粒区域和所述第二晶粒区域进行供电；将所述第一晶粒区域和所述第二晶粒区域设定于接合模式；以及测试所述单石集成电路晶粒。
根据一些上述方法，所述单石集成电路晶粒的测试以芯片级来执行。
在本文所说明的一范例性设备大致上单石集成电路晶粒。在此设备中，所述单石集成电路晶粒具有第一晶粒区域和第二晶粒区域。所述第一晶粒区域具有第一电力分配网络，并且所述第二晶粒区域具有第二电力分配网络。所述第一电力分配网络与所述第二电力分配网络相隔开，以便所述第一晶粒区域和所述第二晶粒区域独立地操作。所述第一晶粒区域与所述第二晶粒区域是通过第一多个金属线路和第二多个金属线路而彼此互连。所述第一多个金属线路和所述第二多个金属线路耦合至第一多个选择电路和第二多个选择电路。所述第一晶粒区域具有瑕疵部分。所述第二晶粒区域用于提供所述单石集成电路晶粒作为功能性晶粒，而所述瑕疵部分与所述第二晶粒区域相隔离。
在上述设备中，所述单石集成电路晶粒可具有整体长度，其为所述第一晶粒区域的长度和所述第二晶粒区域的长度的组合；以及所述整体长度可超过用于微影操作的最大成像维度。
在上述设备中，所述第一多个选择电路可耦合至第一可程序规划终端方块以接收第一选择信号；以及所述第二多个选择电路可耦合至第二可程序规划终端方块以接收第二选择信号。
在上述设备中，所述多个金属线路的第一部分可自所述第一晶粒区域延伸至所述第二晶粒区域的所述第二选择电路的第一输入端口；所述多个金属线路的第二部分可在所述第二晶粒区域之内延伸至所述第二晶粒区域的所述第二选择电路的第二输入端口；所述多个金属线路的第三部分可自所述第二晶粒区域延伸至所述第一晶粒区域的所述第一选择电路的第一输入端口；所述多个金属线路的第四部分可在所述第一晶粒区域之内延伸至所述第一晶粒区域的所述第一选择电路的第二输入端口；以及所述多个金属线路的所述第一部分和所述第三部份的间距可以是所述多个金属线路的所述第二部分和所述第四部份大约两倍的间距。
在上述设备中，所述第一选择信号可用于所述第一晶粒区域在第一循环返回模式及第一接合模式之间的选择；以及所述第二选择信号可用于所述第二晶粒区域在第二循环返回模式及第二接合模式之间的选择。
虽然前面已说明了范例性设备及/或方法，然而依据本发明的一个或更多观点的其它实施例和进一步的实施例是可予以设想到，而没有悖离由下述权利要求及其等效物所决定的本发明范畴。将多项步骤列出的权利要求是未暗示该步骤的任何次序。商标系属于其等各别拥有者的所有权。

Claims (15)

1.一种设备，其包括：
单石集成电路晶粒，其具有多个模块晶粒区域；
其中所述模块晶粒区域分别具有多个电力分配网络，用于独立地对所述模块晶粒区域的每一个进行供电；以及
其中所述模块晶粒区域的每一个邻近对与各自的多个金属线路接合在一起。
2.如权利要求1所述的设备，其中：
所述多个模块晶粒区域包含第一晶粒区域及第二晶粒区域；
所述第一晶粒区域具有所述多个电力分配网络的第一电力分配网络；
所述第二晶粒区域具有所述多个电力分配网络的第二电力分配网络；
所述第一电力分配网络与所述第二电力分配网络相隔开，以便所述第一晶粒区域和所述第二晶粒区域独立地操作；
所述第一晶粒区域与所述第二晶粒区域通过多个金属线路而彼此互连；
所述第一晶粒区域包含第一选择电路，其耦合至第一可程序规划终端方块以接收第一选择信号；以及
所述第二晶粒区域包含第二选择电路，其耦合至第二可程序规划终端方块以接收第二选择信号。
3.如权利要求2所述的设备，其中：
所述单石集成电路晶粒具有整体长度，其为所述第一晶粒区域的长度和所述第二晶粒区域的长度的组合；以及
所述整体长度超过用于微影操作的最大成像维度。
4.如权利要求3所述的设备，其中所述单石集成电路晶粒的晶粒密封件包括：
第一壁部，其形成于所述第一晶粒区域中；以及
第二壁部，其形成于所述第二晶粒区域中；
其中所述第一壁部和所述第二壁部彼此面对，并且所述第一壁部和所述第二壁部彼此连接以提供所述单石集成电路晶粒的所述晶粒密封件。
5.如权利要求2所述的设备，其中：
所述多个金属线路的第一部分自所述第一晶粒区域延伸至所述第二晶粒区域的所述第二选择电路的第一输入端口；以及
所述多个金属线路的第二部分在所述第二晶粒区域之内延伸至所述第二晶粒区域的所述第二选择电路的第二输入端口。
6.如权利要求5所述的设备，其中：
所述多个金属线路的第三部分自所述第二晶粒区域延伸至所述第一晶粒区域的所述第一选择电路的第一输入端口；以及
所述多个金属线路的第四部分在所述第一晶粒区域之内延伸至所述第一晶粒区域的所述第一选择电路的第二输入端口。
7.如权利要求6所述的设备，其中：
所述第一选择电路是所述第一晶粒区域的第一多任务器；以及
所述第二选择电路是所述第二晶粒区域的第二多任务器。
8.如权利要求7所述的设备，其中：
所述第一多任务器经耦合以接收所述第一选择信号，用于所述第一晶粒区域在第一循环返回模式及第一接合模式之间的选择；以及
所述第二多任务器经耦合以接收所述第二选择信号，用于所述第二晶粒区域在第二循环返回模式及第二接合模式之间的选择。
9.如权利要求8所述的设备，其中所述多个金属线路的所述第一部分和所述第三部份延伸穿过在所述第一晶粒区域和所述第二晶粒区域之间的屏蔽接合区域。
10.如权利要求2所述的设备，其中所述第一可程序规划终端方块和所述第二可程序规划终端方块分别配备有所述第一晶粒区域的第一组态方块和所述第二晶粒区域的第二组态方块。
11.一种方法，其包括：
获得单石集成电路晶粒，其具有第一晶粒区域及第二晶粒区域；
其中所述第一晶粒区域具有第一电力分配网络；
其中所述第二晶粒区域具有第二电力分配网络；
其中所述第一电力分配网络与所述第二电力分配网络相隔开，以便所述第一晶粒区域和所述第二晶粒区域独立地操作；
其中所述第一晶粒区域与所述第二晶粒区域是通过第一多个金属线路和第二多个金属线路而彼此互连；
其中所述第一多个金属线路和所述第二多个金属线路耦合至第一多个选择电路和第二多个选择电路；
用所述第一电力分配网络对所述第一晶粒区域进行供电，同时使得所述第二晶粒区域的所述第二电力分配网络进行断电；
将所述第一晶粒区域设定于循环返回模式；以及
当处在所述循环返回模式时，对所述第一晶粒区域进行测试。
12.如权利要求11所述的方法，其进一步包括：
其中所述循环返回模式是第一循环返回模式；
对所述第一晶粒区域进行断电以停止所述第一循环返回模式；
以所述第二电力分配网络对所述第二晶粒区域进行供电；
将所述第二晶粒区域设定于第二循环返回模式；以及
当处在所述第二循环返回模式时，对所述第二晶粒区域进行测试。
13.如权利要求12所述的方法，其中所述第一晶粒区域的测试和所述第二晶粒区域的测试两者皆是以晶圆级来执行。
14.如权利要求12所述的方法，其进一步包括：
对所述第一晶粒区域和所述第二晶粒区域进行供电；
将所述第一晶粒区域和所述第二晶粒区域的每一个设定于接合模式；以及
测试所述单石集成电路晶粒。
15.如权利要求14所述的方法，其中所述单石集成电路晶粒的测试是以芯片级来执行。
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