CN105374779B - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明提供了半导体封装件，包括半导体管芯和衬底，衬底具有电耦接至半导体管芯的第一表面和与第一表面相对的第二表面。第一表面包括具有多个置放焊盘的核心区域以及围绕核心区域并且具有多条置放迹线的外围区域。置放焊盘的间距为约55μm至约280μm。半导体管芯包括面向衬底的第一表面的第三表面和与第三表面相对的第四表面。第三表面包括对应于衬底的置放焊盘和置放迹线而设置的多个细长凸块，并且细长凸块包括在其截面上的长轴和与长轴垂直的短轴。本发明还提供了一种制造半导体封装件的方法。

Description

半导体结构及其制造方法
技术领域
本发明总体涉及半导体领域，更具体地，涉及半导体封装件及其制造方法。
背景技术
随着器件尺寸不断缩小，集成电路端子之间的间距也在减小。例如，邻近的凸块之间的桥接会导致电短路。而且，焊料凸块经受机械变形，使得完工的倒装芯片衬底组件中凸块的高度是不均匀的，并且各凸块在重新熔化和回流工艺之后，各凸块之间的距离不相等。此外，在焊料凸块位于特定细间距器件中的情况下，底部填充物(“UF”)的使用会在UF材料中留下空隙，从而产生诸如裂缝和热点等附加问题。
用于较细间距器件的解决方案是使用具有焊(通常是无铅焊料)帽的铜柱或其他导电柱，而不是使用焊料凸块。除了铜(Cu)之外，可以使用诸如镍(Ni)、金(Au)、钯(Pd)等其他导电材料，并且也可以使用这些金属的合金。这些柱形部件形成被称为“铜柱凸块”的连接件类型。铜柱凸块也可以包括铜合金和其他含铜导体，或者柱状凸块可以由其他导电材料形成。这些柱状凸块的优势在于：柱形部件在回流期间不会完全变形。虽然焊帽在热回流期间会形成熔化的球形尖端，但是圆柱趋于保持其形状。铜柱比先前使用的焊料凸块更加导热，从而增强热传递。然后窄柱可以用于比先前可能利用焊料凸块的细间距阵列更细的间距阵列中，而不会发生桥接短路和诸如非均匀凸块高度的其他问题。随着集成电路器件的尺寸不断缩小，各端子之间的间距和各柱状凸块之间对应的间距也将不断减小。与使用柱状凸块所观察到的热应力相关联的问题预期会随着各端子之间的间距的不断减小而增加。
发明内容
根据本发明的一个方面，提供了一种半导体封装件，包括：半导体管芯；以及衬底，具有电耦接至半导体管芯的第一表面和与第一表面相对的第二表面，其中，第一表面包括：核心区域，具有多个置放焊盘；和外围区域，围绕核心区域并且具有多条置放迹线，并且置放焊盘的间距为约55μm至约280μm。
优选地，半导体管芯包括面向衬底的第一表面的第三表面和与第三表面相对的第四表面，第三表面包括对应于衬底的置放焊盘和置放迹线而设置的多个细长凸块，细长凸块包括位于其截面上的长轴和短轴，并且短轴与长轴垂直。
优选地，对应于第一表面的核心区域设置的细长凸块的间距为约55μm至约280μm。
优选地，第一表面的外围区域的宽度约为核心区域中的置放焊盘的最小间距的6倍。
优选地，对应于核心区域的置放焊盘而设置的细长凸块包括约4000ea/9*9mm2至约4500ea/9*9mm2的I/O计数密度。
优选地，细长凸块的长轴指向不同方向。
优选地，半导体管芯的第三表面是有源表面。
优选地，第二表面包括外部端子。
根据本发明的另一方面，提供了一种半导体倒装芯片封装件，包括：半导体管芯，具有多个细长凸块；以及衬底，具有对应于多个细长凸块设置的多个置放焊盘和多条置放迹线，衬底包括：核心区域，置放焊盘位于核心区域上；和外围区域，置放迹线位于外围区域上，其中，置放焊盘基本为圆形。
优选地，置放焊盘的间距为约55μm至约280μm。
优选地，衬底是半加成工艺衬底、嵌入式图案镀敷的衬底或它们的组合。
优选地，该半导体倒装芯片封装件还包括：金属焊盘，位于半加成工艺衬底、嵌入式图案镀敷的衬底或它们的组合的置放焊盘或置放迹线上方。
优选地，外围区域的宽度约为核心区域中的置放焊盘的最小间距的6倍。
优选地，该半导体倒装芯片封装件还包括：焊料，位于置放焊盘与细长凸块之间。
优选地，位于衬底中且位于对应于细长凸块而设置的置放焊盘或置放迹线下方的电路布线包括通孔结构。
根据本发明的又一方面，提供了一种用于制造半导体封装件的方法，包括：在衬底的核心区域中形成多个置放焊盘，置放焊盘包括约55μm至约280μm的间距；在半导体管芯的有源表面上形成多个细长凸块，细长凸块形成为与衬底的核心区域上的多个置放焊盘对应；以及将置放焊盘与细长凸块电耦接。
优选地，形成多个置放焊盘包括在衬底的核心区域中形成直径小于120μm的多个圆形置放焊盘。
优选地，形成多个细长凸块包括形成具有长轴和短轴的多个细长凸块，短轴和长轴在多个细长凸块的截面上相互垂直，长轴被布置为具有不同方向。
优选地，该方法还包括：形成多个金属焊盘，多个金属焊盘对应设置在衬底的核心区域中的置放焊盘上方。
优选地，将置放焊盘与细长凸块电耦接包括在半导体管芯的细长凸块上应用焊料材料以及对焊料材料进行回流。
附图说明
当结合附图进行阅读时，根据下面的详细描述可以更好地理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明的一些实施例的半导体封装件的截面图。
图2示出了根据本发明的一些实施例的半导体封装件的顶视图。
图3示出了根据本发明的一些实施例的半导体封装件的衬底的顶视图。
图4示出了根据本发明的一些实施例的半导体封装件中的半导体管芯的有源表面。
图5示出了根据本发明的一些实施例的衬底上的置放焊盘、凸块迹线和半导体管芯上的对应位置处的细长凸块的顶视图。
图6A示出了根据本发明的一些实施例的置放焊盘和置放焊盘上方的细长凸块的封装的顶视图。
图6B示出了根据本发明的一些实施例的置放焊盘和置放焊盘上方的细长凸块的透视图。
图7A示出了根据本发明的一些实施例的置放焊盘和置放焊盘上方的细长凸块的封装的顶视图。
图7B示出了根据本发明的一些实施例的置放焊盘和置放焊盘上方的细长凸块的透视图。
图8示出了根据本发明的一些实施例的半导体倒装芯片封装件的截面图。
图9示出了根据本发明的一些实施例的半导体倒装芯片封装件的截面图。
图10示出了根据本发明的一些实施例的半导体倒装芯片封装件的截面图。
图11示出了根据本发明的一些实施例的半导体倒装芯片封装件的截面图。
图12至图16是根据本发明的一些实施例的用于制造半导体封装件的方法的部分示图(fragmental view)。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…之下”、“在…下方”、“下部”、“在…上面”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个元件或部件的关系。除图中所示的方位之外，空间关系术语旨在包括使用或操作过程中的器件的不同的方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应的解释。
随着对先进的器件封装中的更小间距的需求，由于基本的布局限制，焊盘布局上的传统的凸块不能实现期望的细间距。例如，半导体管芯上的铜凸块或任何导电凸块设计为圆形，而用于半导体管芯的衬底的外围区域处的导电迹线是条状图案，其中，每个条状图案都具有比圆形凸块的直径更小的宽度。为了容置圆形导电凸块并且避免发生桥接，在不考虑圆形凸块的尺寸的情况下不能减小邻近的导电迹线之间的间隔。对于另一实例，用于半导体管芯的衬底的核心区域处的导电布局设计为包括导电迹线和导电焊盘两者。将导电迹线与导电焊盘(通常具有圆形几何形状，该圆形几何形状具有比导电迹线更宽的接收表面)布线在一起的混合图案内在地限制了半导体管芯上的导电凸块的布局和密度。
通常，用于半导体管芯的衬底的核心区域处的导电布局设计为包括导电迹线和导电焊盘两者，或者具有带有不同宽度的导电迹线(下文中的“混合图案布局”)。较宽的导电迹线可以用作置放迹线以置放半导体管芯的导电凸块。较窄的导电迹线可以是不置放导电凸块的过线(pass line)迹线。不管导电凸块的几何形状如何，与衬底的核心区域对应的半导体管芯上的导电凸块的I/O计数密度约为1100ea/9*9mm2，这没有满足先进的器件封装的精细间距的需求。而且，在混合图案布局方案下，从导电凸块的置放点到从管芯侧延伸至电路板侧的通孔连接件的距离标称值为250μm。混合布局图案方案中的延伸的布线路径可以是造成先进的器件封装件中的RC延迟问题的一个原因。
利用能够将与衬底的核心区域对应的导电凸块的I/O计数密度从约1100ea/9*9mm2增大至约4400ea/9*9mm2的设计规则，本发明提供了一种半导体封装件结构。有效地减少了一些实施例中的布线路径，并且因此可以预期更好的RC延迟性能。允许导电凸块的较大的I/O计数密度，以最小化半导体管芯与衬底之间的CTE失配的影响。较大的I/O计数密度可以减小施加在每个导电凸块上的CTE失配应力。
参照图1，图1是根据本发明的一些实施例的半导体封装件10的截面图。为了简化，图1中仅示出了半导体封装件10的一部分。半导体封装件10包括半导体管芯101和衬底103，衬底103具有面向半导体管芯101的第一表面1031和远离半导体管芯101的第二表面1032。第一表面1031包括核心区域103A和外围区域103B。如图1所示，核心区域103A中的第一表面1031具有多个置放(landing)焊盘1033(仅示出两个)，并且外围区域103B中的第一表面1031具有多条置放迹线1035(仅示出一条)。核心区域103A中的两个邻近的置放焊盘1033具有约55μm至约280μm的间距P。本文中描述的置放焊盘是指诸如圆形焊盘或多边形焊盘的具有离散(discrete)几何形状的导电焊盘。本文中描述的置放迹线是指为导电路径布线和导电凸块接收而设计的条状图案。在一些实施例中，外围区域103B可以包括置放焊盘和置放迹线。另外，半导体管芯101包括面向衬底103的第三表面1013和远离衬底103的第四表面1014。多个导电凸块1011位于第三表面1013上并且电连接至衬底103的第一表面1031上的置放焊盘1033和置放迹线1035。在一些实施例中，第三表面1013是半导体管芯101的有源表面。
在一些实施例中，半导体管芯101可以包括取决于本领域已知的设计需求的多种掺杂区域(如，p型阱或n型阱)。掺杂区域掺杂有：p型掺杂剂，诸如，硼或BF2；n型掺杂剂，诸如磷或砷；或它们的组合。掺杂区域可以是P阱结构、N阱结构、双阱结构或凸起的结构。半导体管芯101还可以包括多个有源区域，诸如被配置为用于N型金属氧化物半导体(NMOS)晶体管器件的区域和被配置为用于P型金属氧化物半导体(PMOS)晶体管器件的区域。半导体管芯101还可以包括多个隔离部件(未示出)，诸如，浅沟槽隔离(STI)部件或硅的局部氧化(LOCOS)部件。隔离部件可以限定并且隔离多种微电子元件。可以形成在半导体管芯101中的多种微电子元件的实例包括晶体管(如，金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)等)；电阻器；二极管；电容器；电感器；熔丝；和其他合适的元件。执行多种工艺(包括沉积、蚀刻、注入、光刻、退火和其他合适的工艺)以形成多种微电子元件。将微电子元件互连，以形成集成电路器件，诸如，逻辑器件、存储器件(如，SRAM)、RF器件、输入/输出(I/O)器件、片上系统(SoC)器件、它们的组合和其他合适类型的器件。
在一些实施例中，可以使用具有通孔的核心层1037来形成衬底103，并且通孔镀有诸如铜和其合金的导体或者镀有其他导电金属和它们的合金。然后以导电插塞或填充材料来填充通孔。介电层1038示出为覆盖核心层1037的两个侧面，介电层1038可以是附加(additive)的积层膜、含环氧树脂的电介质或其他的绝缘体。多级金属化层105形成垂直方向上的导电路径。在一些实施例中，焊料掩模1039位于第二表面1032上且围绕被配置为容纳诸如焊球107的外部端子的焊球置放件105’，以制造封装集成电路的外部连接件，焊料掩模1039也位于第一表面1031上且围绕置放焊盘1033(图1中未示出)。
图2示出了根据本发明的一些实施例的半导体封装件的顶视图。图2示出了半导体倒装芯片封装件，其中，导电凸块以及包括含铅的焊料组分或无铅的焊料组分的焊料面朝下与半导体管芯101中的集成电路器件相贴装(mounted)，并且热回流工艺用于完成焊料连接。半导体管芯101中的这些集成电路器件可以具有数十或数百个输入和输出端子，以接收和发送信号和/或连接至电源电压。在如本发明的一些实施例中描述的倒装芯片封装件中，衬底103可以具有或没有如图1所示的核心层1037。本发明的图8至图11中描述了衬底103结构的细节。衬底103中的介电层可以由绝缘材料形成，包括聚酰亚胺、有机物、无机物、树脂、环氧化物等。
参照图2和图3，图2仅示出了位于衬底103上方的半导体管芯101的背侧。衬底103的外围区域中的第一表面1031的周围部分未被半导体管芯101覆盖，并且可以观察到第一表面1031上的部分置放迹线1035。在图3中，为了示出衬底103的第一表面1031上的置放焊盘1033和置放迹线1035的布局，去除了半导体管芯101。参照图1和图3，核心区域103A被外围区域103B围绕。在一些实施例中，外围区域103B被限定为具有宽度W，该宽度W约为核心区域103A中的置放焊盘1033的最小间距P的6倍。例如，如图3所示，邻近的置放焊盘1033之间的间距P在约55μm至约280μm的范围内，而外围区域103B的宽度W在约600μm至约900μm的范围内。
参照图4，图4示出了根据本发明的一些实施例的半导体封装件中的半导体管芯的有源表面的顶视图。在图4中，虚线所示的多个导电凸块1011位于半导体管芯101的第三表面1013或有源表面上。在一些实施例中，半导体管芯101的中心部分中的导电凸块1011位于与衬底103的第一表面1031上的置放焊盘1033对应的位置处；半导体管芯101的外围部分中的导电凸块1011位于与衬底103的第一表面1031上的置放迹线1035对应的位置处。注意，导电凸块1011呈细长形，而不是传统的圆形。在图6A和图7A中进一步讨论细长性的导电凸块。在本发明中，导电凸块1011称为细长凸块1011。细长凸块1011的短轴比对应圆形凸块的短轴窄，因此置放迹线1035和置放焊盘1033的布局可以设计为具有较大的图案密度。如图4所示，与第一表面1031的核心区域对应(下文中的“对应的核心区域”)的细长凸块1011的间距P’在约55μm至约280μm的范围内，并且在一些实施例中，对应的核心区域中的细长凸块1011示出约4000ea/9*9mm2至约4500ea/9*9mm2的I/O计数密度。因为在第一表面1031上的核心区域103A中仅形成离散图案，而未形成混合图案(即，包括离散图案和布线图案)，所以细长凸块1011的凸块密度可以增加四倍。
参照图5，图5示出了图3中第一表面1031上的置放焊盘1033和置放迹线1035与图4中位于与第一表面1031上的导电图案对应的位置处的细长凸块1011的叠加。在图5中，对应的核心区域中的细长凸块1011布置为使得其长轴对准于不同方向。换句话说，细长凸块1011的长轴指向不同方向。在如图5所示的一些实施例中，细长凸块1011的长轴布置为指向相对于细长凸块1011的图案的原点500的径向方向。为了简化的目的，区域501和503可以具有方向相同的细长凸块1011；区域502和504可以具有方向相同的细长凸块1011。然而，细长凸块1011的布置不限于图5中所示的实施例，可有助于施加在半导体管芯上的置放应力的均匀分布的其他布置在本发明所涉及的范围内。
图6A示出了置放焊盘1033和置放焊盘1033上方的细长凸块1011的封装的顶视图。以虚线示出细长凸块1011的封装，其表示细长凸块1011的底部截面的形状。从细长凸块1011的封装可以识别长轴1011A和短轴1011B。在一些实施例中，长轴1011A和短轴1011B互相正交。细长凸块1011可以是卵形、椭圆形或可识别出长轴和短轴的其他任何几何形状。
图6B示出了置放焊盘1033和位于置放焊盘1033上方的细长凸块1011的立体图。通过焊料109将置放焊盘1033与细长凸块1011电连接。注意，细长凸块1011可以具有带有细长的封装的圆锥形状。然而，细长凸块1011可以是在它的整个高度上均具有等同截面的细长圆柱。在一些实施例中，置放焊盘1033是形成在层间介电层的顶层处的顶部金属化层，顶级金属化层是导电路线的一部分并且具有通过诸如化学机械抛光(CMP)的平坦化工艺处理(如果需要的话)的暴露的表面。用于置放焊盘1033的合适的材料包括(但不限于)例如铜、铝、铜合金或其他传导材料，但是置放焊盘1033也可以由其他材料形成或包括其他材料，诸如，铜、银、金、镍、钨、它们的合金和/或它们的多层。置放焊盘1033的轮廓可以具有任何合适的阶梯高度，以实现适当的置放特性。
图7A和图7B中与图6A和图6B相同的数字标号指代相同的物体或其等同物，并且为了简化，本文不再重复。比较图6A、图6B和图7A、图7B，附加的金属焊盘1033’位于置放焊盘1033与细长凸块1011之间。附加的金属焊盘1033’可以具有合适的厚度，以更好地连接置放焊盘1033与细长凸块1011。随着工艺节点不断缩小，以及随着现在的晶圆在被减薄以能够例如使用硅通孔(TSV)，已经注意到了管芯翘曲的附加的问题。附加的金属焊盘1033’可以用于防止虚焊(cold joint)，应该注意到，虚焊是由管芯翘曲而衍生的制造问题。在一些实施例中，金属焊盘1033’可以具有与细长凸块1011一致的细长形状。然而，金属焊盘1033’的形状不限于此，可以为容纳焊料109和细长凸块1011提供足够的高度和面积的其他几何形状在本发明所涉及的范围内。
图8至图11示出了可应用于本发明的半导体倒装芯片封装件的不同的衬底。图8至图11中与图1相同的数字标号指代相同的物体或其等同物，并且为了简化，本文不再重复。在图8中，半加成工艺衬底用作衬底103，其中置放焊盘1033位于第一表面1031上方，同时与半导体管芯101的有源表面上的细长凸块1011电连接。在一些实施例中，多个多级金属化层1036水平地形成在介电层1038之间并且横向地形成在两个邻近的置放焊盘1033之间以及每个置放焊盘1033下方的通孔结构120之间。本文中讨论的衬底103中的通孔结构120是指置放焊盘1033下面的垂直导电路径。置放焊盘1033下面的金属化布局被设计为形成将置放焊盘1033连接至外部端子107的最短导电路径，因此可以减轻RC延迟问题。然而，设计规则是为了在考虑到其他设计限制的情况下减小连接至置放焊盘1033的导电路径的总长度。在一些实施例中，通孔结构120可以包括一层介电层中的水平布线迹线。
参照图9，附加的金属焊盘1033’位于半加成工艺衬底的置放焊盘1033上方。在图10中，嵌入式图案镀敷的衬底用作衬底103，其中置放焊盘1033和置放迹线1035嵌在第一表面1031下方，但是暴露置放焊盘1033和置放迹线1035的顶面，以接收半导体管芯101的有源表面上的细长凸块1011。在图10中，并行显示衬底的外围区域103B和核心区域103A。通孔结构120连接至核心区域103A中的置放焊盘1033，而导电迹线布线连接至外围区域103B中的置放迹线1035。在图11中，附加的金属焊盘1033’位于嵌入式图案镀敷的衬底的置放焊盘1033上方。注意，图8和图9中的半导体加成工艺衬底中所示的核心层1037可以集成到图10和图11中的嵌入式图案镀敷的衬底中。
图12至图16是根据本发明的一些实施例的用于制造半导体封装件(例如，具有嵌入式图案镀敷的衬底)的方法的部分示图。图12是沿着图3中的线AA截取的截面图。在图12中，形成多个置放焊盘1033，并且该多个置放焊盘1033从衬底103的第一表面1031暴露。在一些实施例中，置放焊盘1033形成为具有直径约为120μm以下的圆形表面。置放焊盘1033的最小间距P形成为在约55μm至约280μm的范围内。注意，先前讨论的通孔结构120形成在多个介电层中，同时将置放焊盘1033连接至外部端子(未在图12中示出)。阻焊层1039形成在衬底103的第二表面1032上，阻焊层1039具有容置诸如焊球的外部端子的多个开口。
图13是沿着图4中的线BB截取的截面图。在图13中，多个细长凸块1011形成在半导体管芯101的第三表面1013或有源表面上。在一些实施例中，使用合适的光刻和电镀操作来形成细长凸块1011。细长凸块1011可以包括任何合适的材料。在一些实施例中，细长凸块1011是可以由具有焊料润湿性的导电材料形成的金属柱。例如，细长凸块1011由铜形成，其称为铜柱(或铜凸块)。如图13所示，细长凸块1011的封装可以包括椭圆形或卵形。细长凸块1011的封装具有如图6A和图7A中所讨论的短轴1011B和长轴1011A。因为根据衬底103上的置放焊盘1033的位置来布置半导体管芯101上的细长凸块1011的位置，所以各邻近的细长凸块1011之间的间距P’在约55μm至约280μm的范围内。如图13所示，每个细长凸块1011的长轴1011A都可以指向不同方向。
参照图14和图15，附加的金属焊盘1033’形成在置放焊盘1033的顶部上。在图14中，掩模层140形成在衬底103的第一表面1031上方，并且多个开口141形成在掩模层140中，从而暴露置放焊盘1033的一部分。可以执行合适的电镀或化学镀操作，以填充开口141，随后进行平坦化操作和剥离(lift off)操作。在图15中，阻焊剂1039可以形成在置放焊盘1033和金属焊盘1033’上方。阻焊剂开口1039’形成在接近要连接的半导体管芯(未示出)的第一表面1031上。在一些实施例中，对阻焊剂1039执行激光钻孔操作，以形成阻焊剂开口1039’。在该非限制性的实施例中，可以在金属焊盘1033’上设置预焊料材料(未示出)之前执行该激光钻孔操作。形成从金属焊盘1033’开始、穿过可选的核心层，然后到达接近于衬底103的外部端子的电路板侧的连接。例如，可以使用填充有导电插塞的镀敷的通孔来形成这些连接。可以使用镀铜技术形成衬底的金属化层，可以在加成的积层膜或另一电介质层的上方化学镀晶种层。
参照图16，图13中所示的半导体管芯例如通过焊接操作和回流操作电耦接至图15中所示的经过处理的嵌入式图案镀敷的衬底。焊料材料可以包括Sn、SnAg、SnPb、SnAgZn、SnZn、SnBiIn、SnIn、SnAu、SnPb、SnCu、SnZnIn或SnAgSb等。在一些实施例中，可以通过使集成电路管芯101上的细长凸块1011与对应的置放焊盘1033和金属迹线1035对准来面向下地安装倒装芯片集成电路管芯101，从而使得焊料和预焊料材料接触。使用热回流来执行芯片附接操作，焊料和预焊料材料熔化，然后使其冷却，一旦回流，它们就在集成电路管芯101与衬底103之间形成电连接和机械连接。
本发明的一些实施例提供了一种半导体封装件，包括半导体管芯和衬底，衬底具有电耦接至半导体管芯的第一表面和与第一表面相对的第二表面。第一表面包括具有多个置放焊盘的核心区域以及围绕核心区域并且具有多条置放迹线的外围区域。置放焊盘的间距为从约55μm至约280μm。
在一些实施例中，半导体管芯包括面向衬底的第一表面的第三表面和与第三表面相对的第四表面。第三表面包括位于与衬底的置放焊盘和置放迹线对应的位置处的多个细长凸块，并且细长凸块包括长轴和在该细长凸块的截面上与长轴垂直的短轴。
在一些实施例中，位于与第一表面的核心区域对应的位置处的细长凸块的间距为从约55μm至约280μm。
在一些实施例中，第一表面的外围区域的宽度约为核心区域中的置放焊盘的最小间距的6倍。
在一些实施例中，位于与核心区域的置放焊盘对应的位置处的细长凸块包括从约4000ea/9*9mm2至约4500ea/9*9mm2的I/O计数密度。
在一些实施例中，细长凸块的长轴指向不同方向。
在一些实施例中，半导体管芯的第三表面是有源表面。
在一些实施例中，第二表面包括外部端子。
本发明的一些实施例提供了一种半导体倒装芯片封装件，包括具有多个细长凸块的半导体管芯以及衬底，衬底具有位于与多个细长凸块对应的位置处的多个置放焊盘和置放迹线。衬底包括核心区域和外围区域，核心区域上有置放焊盘，并且外围区域上有置放迹线。置放焊盘基本为圆形。
在一些实施例中，置放焊盘的间距为约55μm至约280μm。
在一些实施例中，衬底是半加成工艺衬底、嵌入式图案镀敷的衬底或它们的组合。
在一些实施例中，半导体封装件还包括半加成工艺衬底、嵌入式图案镀敷的衬底或它们的组合的置放焊盘或置放迹线上方的金属焊盘。
在一些实施例中，外围区域的宽度约为核心区域中的置放焊盘的最小间距的6倍。
在一些实施例中，半导体封装件还包括置放焊盘与细长凸块之间的焊料。
在一些实施例中，位于与细长凸块对应的位置处的置放焊盘或置放迹线下面的衬底中的电布线包括通孔结构。
本发明的一些实施例提供了一种用于制造半导体封装件的方法，包括：(i)在衬底的核心区域中形成多个置放焊盘，置放焊盘包括从约55μm至约280μm的间距；(ii)在半导体管芯的有源表面上形成多个细长凸块，并且细长凸块形成为与衬底的核心区域上的多个置放焊盘对应；以及(iii)将置放焊盘与细长凸块电耦接。
在一些实施例中，形成多个置放焊盘包括在衬底的核心区域中形成具有小于120μm的直径的多个圆形置放焊盘。
在一些实施例中，形成多个细长凸块包括形成具有长轴和短轴的多个细长凸块，短轴在该细长凸块的截面上垂直于长轴，并且长轴布置为具有不同方向。
在一些实施例中，用于制造半导体封装件的方法还包括形成多个金属焊盘，多个金属焊盘对应地位于衬底的核心区域中的置放焊盘上方。
在一些实施例中，将置放焊盘与细长凸块电耦接包括在半导体管芯的细长凸块上应用焊料材料以及对该焊料材料进行回流。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (19)

1.一种半导体封装件，包括：
半导体管芯；以及
衬底，具有电耦接至所述半导体管芯的第一表面和与所述第一表面相对的第二表面，
其中，所述第一表面包括：
核心区域，具有多个置放焊盘；和
外围区域，围绕所述核心区域并且具有多条置放迹线，并且
其中，所述置放焊盘的间距为55μm至280μm；
其中，所述半导体管芯包括面向所述衬底的第一表面的第三表面和与所述第三表面相对的第四表面，所述第三表面包括对应于所述衬底的置放焊盘和置放迹线而设置的横向截面呈细长形态的多个细长凸块，所述细长凸块包括位于其截面上的长轴和短轴，并且所述短轴与所述长轴垂直，金属焊盘位于所述置放焊盘和所述细长凸块之间。
2.根据权利要求1所述的半导体封装件，对应于所述第一表面的核心区域设置的所述细长凸块的间距为55μm至280μm。
3.根据权利要求1所述的半导体封装件，其中，所述第一表面的外围区域的宽度为所述核心区域中的所述置放焊盘的最小间距的6倍。
4.根据权利要求1所述的半导体封装件，其中，对应于所述核心区域的所述置放焊盘而设置的所述细长凸块包括4000ea/9*9mm2至4500ea/9*9mm2的I/O计数密度。
5.根据权利要求1所述的半导体封装件，其中，所述细长凸块的长轴指向不同方向。
6.根据权利要求1所述的半导体封装件，其中，所述半导体管芯的第三表面是有源表面。
7.根据权利要求1所述的半导体封装件，其中，所述第二表面包括外部端子。
8.一种半导体倒装芯片封装件，包括：
半导体管芯，具有横向截面呈细长形态的多个细长凸块；以及
衬底，具有对应于所述多个细长凸块设置的多个置放焊盘和多条置放迹线，所述衬底包括：
核心区域，所述置放焊盘位于所述核心区域上；和
外围区域，所述置放迹线位于所述外围区域上，
其中，所述置放焊盘为圆形，金属焊盘位于所述置放焊盘和对应的细长凸块之间。
9.根据权利要求8所述的半导体倒装芯片封装件，所述置放焊盘的间距为55μm至280μm。
10.根据权利要求8所述的半导体倒装芯片封装件，其中，所述衬底是半加成工艺衬底、嵌入式图案镀敷的衬底或它们的组合。
11.根据权利要求10所述的半导体倒装芯片封装件，其中，
所述金属焊盘位于所述半加成工艺衬底、所述嵌入式图案镀敷的衬底或它们的组合的置放焊盘或置放迹线上方。
12.根据权利要求8所述的半导体倒装芯片封装件，其中，所述外围区域的宽度为所述核心区域中的置放焊盘的最小间距的6倍。
13.根据权利要求8所述的半导体倒装芯片封装件，还包括：
焊料，位于所述置放焊盘与所述细长凸块之间。
14.根据权利要求10所述的半导体倒装芯片封装件，其中，位于所述衬底中且位于对应于所述细长凸块而设置的所述置放焊盘或所述置放迹线下方的电路布线包括通孔结构。
15.一种用于制造半导体封装件的方法，包括：
在衬底的核心区域中形成多个置放焊盘，所述置放焊盘包括55μm至280μm的间距；
在所述衬底的外围区域，形成围绕所述核心区域的多条置放迹线；
在半导体管芯的有源表面上形成横向截面呈细长形态的多个细长凸块，所述细长凸块形成为与所述衬底的核心区域上的所述多个置放焊盘和所述外围区域上的所述多条置放迹线对应；以及
将所述置放焊盘与所述细长凸块电耦接；
形成多个金属焊盘，其中，所述金属焊盘位于所述置放焊盘和所述细长凸块之间。
16.根据权利要求15所述的用于制造半导体封装件的方法，其中，形成所述多个置放焊盘包括在所述衬底的核心区域中形成直径小于120μm的多个圆形置放焊盘。
17.根据权利要求15所述的用于制造半导体封装件的方法，其中，形成所述多个细长凸块包括形成具有长轴和短轴的多个细长凸块，所述短轴和所述长轴在所述多个细长凸块的截面上相互垂直，所述长轴被布置为具有不同方向。
18.根据权利要求15所述的用于制造半导体封装件的方法，
其中，所述金属焊盘对应设置在所述衬底的核心区域中的置放焊盘上方。
19.根据权利要求15所述的用于制造半导体封装件的方法，其中，将所述置放焊盘与所述细长凸块电耦接包括在所述半导体管芯的细长凸块上应用焊料材料以及对所述焊料材料进行回流。
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