CN105304013A - 移位寄存器、移位寄存电路和显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器、移位寄存电路和显示装置，该移位寄存器包括：控制电路、第一输出电路和第二输出电路；控制电路用于控制第一控制节点和第二控制节点的电位；在控制电路的控制下，第一输出电路导通其信号输入端与移位寄存信号输出端，将第一电平信号端传输的第一电平信号输出；或者，在控制电路的控制下，第二输出电路导通其信号输入端与移位寄存信号输出端，将第二电平信号端传输的第二电平信号输出。本发明提供的移位寄存器、移位寄存电路和显示装置，该移位寄存器稳定性好、传输性能优异、工作稳定、性能良好，解决了现有技术中移位寄存器稳定性差、工作不稳定的情况。

Description

移位寄存器、移位寄存电路和显示装置

技术领域

本发明涉及显示技术，尤其涉及一种移位寄存器、移位寄存电路和显示装置。

背景技术

移位寄存器用于寄存数据，还用于在时钟信号的作用下使其中的数据依次左移或右移。

如专利号为US20140055444A1提供的专利方案，其移位寄存器如图1a所示，其电路时序图如图1b所示，分为t1～t6的时序、以及t6之后的时序。结合图1a和图1b所示，该移位寄存器在t5时刻会出现以下两种情况：1、由于CLK2变低，CLK2会藉由C1的耦合将N1节点拉低，M2就会开启，将N2置高，移位寄存器无法正常工作；2、由于CLK2变低，CLK2会藉由C1的耦合将N1节点拉低，但由于此时N2为低电平，M5开启，M4也开启，N1节点在M2开启之前便会拉回到高电平，保证了电路正常工作。

由此可知，现有技术提供的移位寄存器会存在竞争的风险，影响电路的稳定。

发明内容

本发明提供一种移位寄存器、移位寄存电路和显示装置，以解决现有技术的问题。

第一方面，本发明提供的一种移位寄存器，包括：控制电路、第一输出电路和第二输出电路；

所述控制电路的第一控制输入端与第一时钟信号端连接、第二控制输入端与第二时钟信号端连接、移位寄存信号输入端与上级移位寄存器的移位寄存信号输出端连接、第一信号输入端与第一电平信号端连接、第二信号输入端与第二电平信号端连接，所述控制电路的第一信号输出端与第一控制节点连接、第二信号输出端与第二控制节点连接，用于控制所述第一控制节点和所述第二控制节点的电位；

所述第一输出电路的第一控制输入端与所述第一控制节点或所述第二控制节点连接、第二控制输入端与所述第二时钟信号端连接、信号输入端与所述第一电平信号端连接、信号输出端与第三控制节点连接、移位寄存信号输出端与次级移位寄存器的移位寄存信号输入端连接；

所述第二输出电路的第一控制输入端与所述第二控制节点连接、第二控制输入端与所述第一时钟信号端或所述第二时钟信号端连接、信号输入端与所述第二电平信号端连接、信号输出端与所述第三控制节点连接、移位寄存信号输出端与次级移位寄存器的移位寄存信号输入端连接；

在所述控制电路的控制下，所述第一输出电路导通其信号输入端与移位寄存信号输出端，将所述第一电平信号端传输的第一电平信号输出；或者，在所述控制电路的控制下，所述第二输出电路导通其信号输入端与移位寄存信号输出端，将所述第二电平信号端传输的第二电平信号输出。

第二方面，本发明提供的一种移位寄存电路，包括级联的如第一方面所述的移位寄存器。

第三方面，本发明提供的一种显示装置，包括如第二方面所述的移位寄存电路。

本发明提供的移位寄存器、移位寄存电路和显示装置，其中移位寄存器的控制电路控制第一输出电路导通，以将第一电平信号端传输的第一电平信号输出至次级移位寄存器，或者控制电路控制第二输出电路导通，以将第二电平信号端传输的第二电平信号输出至次级移位寄存器，使次级移位寄存器正常工作。本发明提供的移位寄存器的稳定性好、传输性能优异、工作稳定、性能良好，解决了现有技术中移位寄存器稳定性差、工作不稳定的情况。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1a为现有技术提供的移位寄存器的示意图；

图1b为现有技术提供的移位寄存器的电路时序图；

图2是本发明一个实施例提供的一种移位寄存器的示意图；

图3a是本发明第一实施例提供的一种移位寄存器的示意图；

图3b是本发明第一实施例提供的一种移位寄存器的时序示意图；

图4a是本发明第二实施例提供的一种移位寄存器的示意图；

图4b是本发明第二实施例提供的一种移位寄存器的时序示意图；

图5是本发明第三实施例提供的一种移位寄存器的示意图；

图6是本发明第四实施例提供的一种移位寄存器的示意图；

图7a是本发明第五实施例提供的一种移位寄存器的示意图；

图7b是本发明第五实施例提供的一种移位寄存器的时序示意图；

图8a是本发明第六实施例提供的一种移位寄存器的示意图；

图8b为图8a基础上的一种移位寄存器的示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，以下将参照本发明实施例中的附图，通过实施方式清楚、完整地描述本发明的技术方案，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

参考图2所示，为本发明一个实施例提供的一种移位寄存器的示意图。本实施例的技术方案适用于提高移位寄存器稳定性的情况。如图所示，该移位寄存器包括：控制电路100、第一输出电路200和第二输出电路300。

控制电路100包括第一控制输入端、第二控制输入端、移位寄存信号输入端IN、第一信号输入端、第二信号输入端、第一信号输出端和第二信号输出端。

具体地，控制电路100的第一控制输入端与第一时钟信号端CK连接，用于接收第一时钟信号端CK传输的第一时钟信号；其第二控制输入端与第二时钟信号端CKB连接，用于接收第二时钟信号端CKB传输的第二时钟信号；其移位寄存信号输入端IN与上级移位寄存器的移位寄存信号输出端连接，用于接收上级移位寄存器的移位寄存信号输出端传输的移位寄存信号；其第一信号输入端与第一电平信号端VG1连接，用于接收第一电平信号端VG1传输的第一电平信号；其第二信号输入端与第二电平信号端VG2连接，用于接收第二电平信号端VG2传输的第二电平信号；其第一信号输出端与第一控制节点N1连接，用于通过输出的信号控制第一控制节点N1的电位；其第二信号输出端与第二控制节点N2连接，用于通过输出的信号控制第二控制节点N2的电位。

如上所述，控制电路100根据控制端和输入端接收的多个信号，控制第一控制节点N1的电位为第一电平信号或第二电平信号，以及控制第二控制节点N2的电位为第一电平信号或第二电平信号。

第一输出电路200包括第一控制输入端、第二控制输入端、信号输入端、信号输出端和移位寄存信号输出端OUT。

具体地，第一输出电路200的第一控制输入端与第一控制节点N1连接，用于根据第一控制节点N1的电位信号进行控制；其第二控制输入端与第二时钟信号端CKB连接，用于接收第二时钟信号；其信号输入端与第一电平信号端VG1连接，用于接收第一电平信号；其信号输出端与第三控制节点N3连接，用于控制第三控制节点N3的电位；其移位寄存信号输出端OUT与次级移位寄存器的移位寄存信号输入端连接，用于向次级移位寄存器的移位寄存信号输入端传输移位寄存信号。

如上所述，控制电路100控制第一控制节点N1和第二控制节点N2的电位，在第一控制节点N1的电位，以及第二时钟信号端CKB传输的第二时钟信号的控制下，第一输出电路200导通其信号输入端与移位寄存信号输出端OUT或截止其信号输入端与移位寄存信号输出端OUT，同时第一输出电路200还通过信号输出端控制第三控制节点N3的电位。第一输出电路200的信号输入端用于接收第一电平信号端VG1传输的第一电平信号，因此当控制电路100控制第一输出电路200的信号输入端与移位寄存信号输出端OUT导通时，第一输出电路200将第一电平信号端VG1传输的第一电平信号通过移位寄存信号输出端OUT和信号输出端输出。

第二输出电路300包括第一控制输入端、第二控制输入端、信号输入端、信号输出端和移位寄存信号输出端。

具体地，第二输出电路300的第一控制输入端与第二控制节点N2连接，用于根据第二控制节点N2的电位信号进行相应控制；其第二控制输入端与第一时钟信号端CK或第二时钟信号端CKB连接，用于接收第一时钟信号或第二时钟信号；其信号输入端与第二电平信号端VG2连接，用于接收第二电平信号；其信号输出端与第三控制节点N3连接，用于控制第三控制节点N3的电位；其移位寄存信号输出端OUT与次级移位寄存器的移位寄存信号输入端连接，用于向次级移位寄存器的移位寄存信号输入端传输移位寄存信号。

如上所述，控制电路100控制第二控制节点N2的电位，在第一时钟信号或第二时钟信号，和第二控制节点N2的电位的控制下，第二输出电路300导通其信号输入端与移位寄存信号输出端OUT或截止其信号输入端与移位寄存信号输出端OUT，同时第二输出电路300还通过信号输出端控制第三控制节点N3的电位。第二输出电路300的信号输入端用于接收第二电平信号，因此当控制电路100控制第二输出电路300的信号输入端与移位寄存信号输出端OUT导通时，第二输出电路300将第二电平信号端VG2传输的第二电平信号通过移位寄存信号输出端和信号输出端输出。

综上所述，控制电路100控制第一控制节点N1的电位和第二控制节点N2的电位，在控制电路100的控制下，控制电路100控制第一输出电路200导通其信号输入端与移位寄存信号输出端OUT，同时控制第二输出电路300截止其信号输入端与移位寄存信号输出端OUT，以控制第一输出电路200将第一电平信号端VG1传输的第一电平信号输出至次级移位寄存器的移位寄存信号输入端。或者，在控制电路100的控制下，控制电路100控制第一输出电路200截止其信号输入端与移位寄存信号输出端OUT，同时控制第二输出电路300导通其信号输入端与移位寄存信号输出端OUT，以控制第二输出电路300将第二电平信号端VG2传输的第二电平信号输出至次级移位寄存器的移位寄存信号输入端。

在上述方案的基础上，优选设置第一电平信号端VG1传输的第一电平信号为高电平，设置第二电平信号端VG2传输的第二电平信号为低电平。在控制电路100的控制下，控制电路100控制第一输出电路200导通其信号输入端与移位寄存信号输出端OUT，同时控制第二输出电路300截止其信号输入端与移位寄存信号输出端OUT，以控制第一输出电路200将高电平的第一电平信号输出至次级移位寄存器的移位寄存信号输入端。

或者，在控制电路100的控制下，控制电路100控制第一输出电路200截止其信号输入端与移位寄存信号输出端OUT，同时控制第二输出电路300导通其信号输入端与移位寄存信号输出端OUT，以控制第二输出电路300将低电平的第二电平信号输出至次级移位寄存器的移位寄存信号输入端。优选设置高电平信号作为有效的移位寄存信号可以触发次级移位寄存器，低电平信号作为无效的移位寄存信号不会触发次级移位寄存器。由此可知，控制电路100的移位寄存信号输入端IN与上级移位寄存器的移位寄存信号输出端连接，接收的移位寄存信号可能为有效的移位寄存信号或无效的移位寄存信号。

在上述方案的基础上，还可优选设置第一电平信号端VG1传输的第一电平信号为低电平，设置第二电平信号端VG2传输的第二电平信号为高电平。优选设置低电平信号作为有效的移位寄存信号可以触发次级移位寄存器，高电平信号作为无效的移位寄存信号不会触发次级移位寄存器。其具体工作原理与上述过程类似，在此不做赘述。

在上述方案的基础上，控制电路100、第一输出电路200、第二输出电路300均可通过多种电路方式实现，在此以下述第一实施例～第六实施例为例进行描述，但本发明提供的控制电路100、第一输出电路200、第二输出电路300的具体电路结构不仅限于该六个实施例，还可通过其他多种组合形式实现。

参考图3a所示，为本发明第一实施例提供的一种移位寄存器的示意图。在图2所述移位寄存器的基础上，图3a所示移位寄存器包括控制电路100、第一输出电路200和第二输出电路300。

控制电路100包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第一电容C1和第二电容C2。控制电路100还包括第一控制输入端、第二控制输入端、移位寄存信号输入端IN、第一信号输入端、第二信号输入端、第一信号输出端和第二信号输出端。

第一晶体管T1的控制端作为第一控制输入端与第一时钟信号端CK连接，接收第一时钟信号，其输入端作为移位寄存信号输入端IN与上级移位寄存器的移位寄存信号输出端连接，接收移位寄存信号，其输出端与第四晶体管T4的控制端连接，控制第四晶体管T4导通或截止；第二晶体管T2的控制端作为第一控制输入端与第一时钟信号端CK连接，接收第一时钟信号，其输入端作为第二信号输入端与第二电平信号端VG2连接，接收第二电平信号，其输出端作为第一信号输出端与第一控制节点N1连接，控制第一控制节点N1的电位；第三晶体管T3的控制端作为第二控制输入端与第二时钟信号端CKB连接，接收第二时钟信号，其输入端与第五晶体管T5的输出端连接，其输出端与第四晶体管T4的控制端连接，控制第四晶体管T4导通或截止；第四晶体管T4的输入端与第一时钟信号端CK连接，接收第一时钟信号，其输出端作为第一信号输出端与第一控制节点N1连接，控制第一控制节点N1的电位；第五晶体管T5的控制端与第二电容C2的第一端连接，第二电容C2第一端的电位控制第五晶体管T5导通或截止，由于第二电容C2的第一端还与第一控制节点N1连接，所以第二电容C2的第一端的电位等于第一控制节点N1的电位，因此也可以说第五晶体管T5的控制端与第一节点控制节点N1连接，第一控制节点N1的电位控制第五晶体管导通或截止，其输入端作为第一信号输入端与第一电平信号端VG1连接，接收第一电平信号；第六晶体管T6的控制端作为第一控制输入端与第一时钟信号端CK连接，接收第一时钟信号，其输入端作为第二信号输入端与第二电平信号端VG2连接，接收第二电平信号，其输出端作为第二信号输出端与第二控制节点N2连接，控制第二控制节点N2的电位。

第一电容C1的第一端作为第二控制输入端与第二时钟信号端CKB连接，接收第二时钟信号，其第二端与第四晶体管T4的控制端连接，控制第四晶体管T4导通或截止，在此可选设置第一电容C1的第二端作为第四控制节点N4，第四控制节点N4控制第四晶体管T4导通或截止；第二电容C2的第二端作为第一信号输入端与第一电平信号端VG1连接，接收第一电平信号，其第一端还与第一控制节点N1连接，控制第一控制节点N1的电位。

第一输出电路200包括第七晶体管T7、第八晶体管T8、第九晶体管T9和第三电容C3。第一输出电路200还包括第一控制输入端、第二控制输入端、信号输入端、信号输出端和移位寄存信号输出端OUT。

第七晶体管T7的控制端作为第一控制输入端与第一控制节点N1连接，第一控制节点N1的电位控制第七晶体管T7导通或截止，其输入端作为第二控制输入端与第二时钟信号端CKB连接，接收第二时钟信号，其输出端分别与第八晶体管T8的控制端和第九晶体管T9的控制端连接，控制第八晶体管T8和第九晶体管T9导通或截止；第八晶体管T8的输入端作为信号输入端与第一电平信号端VG1连接，接收第一电平信号，其输出端作为信号输出端与第三控制节点N3连接，控制第三控制节点N3的电位；第九晶体管T9的输入端作为信号输入端与第一电平信号端VG1连接，接收第一电平信号，其输出端作为移位寄存信号输出端OUT与次级移位寄存器的移位寄存信号输入端连接，输出移位寄存信号；第三电容C3的第一端作为信号输入端与第一电平信号端VG1连接，接收第一电平信号，其第二端分别与第八晶体管T8的控制端和第九晶体管T9的控制端连接，控制第八晶体管T8和第九晶体管T9导通或截止，在此可选设置第三电容C3的第二端作为第五控制节点N5。

第二输出电路300包括第十三晶体管T13、第十四晶体管T14、第四电容C4和第五电容C5。第二输出电路300还包括第一控制输入端、第二控制输入端、信号输入端、信号输出端和移位寄存信号输出端。

第十三晶体管T13的控制端作为第一控制输入端与第二控制节点N2连接，第二控制节点N2的电位控制第十三晶体管T13导通或截止，其输入端与第二控制节点N2连接，其输出端分别与第四电容C4的第一端和第十四晶体管T14的控制端连接，控制第四电容C4第一端的电位以及控制第十四晶体管T14导通或截止；第十四晶体管T14的输入端作为信号输入端与第二电平信号端VG2连接，接收第二电平信号，其输出端与第四电容C4的第二端连接，控制第四电容C4第二端的电位，其输出端还作为移位寄存信号输出端OUT与次级移位寄存器的移位寄存信号输入端连接，输出移位寄存信号；第四电容C4的第一端作为信号输出端还与第三控制节点N3连接，控制第三控制节点N3的电位，第二端还作为移位寄存信号输出端OUT与次级移位寄存器的移位寄存信号输入端连接；第五电容C5的第一端作为第二控制输入端与第二时钟信号端CKB连接，接收第二时钟信号，其第二端与第十三晶体管T13的控制端连接，控制第十三晶体管T13导通或截止。

在上述技术方案的基础上，如图3a所示优选设置第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十三晶体管T13和第十四晶体管T14均为P型晶体管。

在上述技术方案的基础上，如图3a所示优选设置第一电平信号端VG1输出的第一电平信号为高电平信号VGH，第二电平信号端VG2输出的第二电平信号为低电平信号VGL。则高电平VGH为有效的移位寄存信号，低电平信号VGL为无效的移位寄存信号，其具体分析过程在下文详述。

参考图3b所示，为本发明第一实施例提供的一种移位寄存器的时序示意图。该时序示意图为图3a所示移位寄存器的时序示意图。

(1)在t1时段。CK输出低电平的第一时钟信号，CKB输出高电平的第二时钟信号，第一晶体管T1的输入端即移位寄存信号输入端从上级移位寄存器的移位寄存信号输出端接收高电平的移位寄存信号，等于VGH。

CK的低电平第一时钟信号控制第一晶体管T1、第二晶体管T2、第六晶体管T6同时导通，由此第四控制节点N4的电位上升至与移位寄存信号VGH相同的高电位VGH，第一控制节点N1的电位被下拉至与第二电平信号VGL相同的低电位VGL，第二控制节点N2的电位被下拉至与第二电平信号VGL相同的低电位VGL。

第一控制节点N1控制第五晶体管T5、第七晶体管T7导通，高电平第二时钟信号控制第三晶体管T3截止，第四控制节点N4控制第四晶体管T4截止。第二电容C2避免了第一控制节点N1悬空。

当第七晶体管T7导通后，节点N5的电位上升至与第二时钟信号CKB相等，均为高电位，节点N5控制第八晶体管T8、第九晶体管T9截止，第一输出电路200截止。

节点N2的低电位VGL控制第十三晶体管T13导通，节点N3的电位被下拉至VGL并控制第十四晶体管T14导通，第二输出电路300导通，移位寄存信号输出端OUT输出第二电平信号VG2传输的第二电平信号VGL，次级移位寄存器未被触发。

如上所述，晶体管T1、T2、T5、T6、T7、T13、T14导通，晶体管T3、T4、T8、T9截止，节点N1为VGL、节点N2为VGL、节点N3为VGL、节点N4为VGH、节点N5与CKB同样高电位，OUT输出低电平VGL。

(2)在t2时段。与t1时段的区别在于CK由低电平转换为高电平。CK控制晶体管T1、T2、T6截止，节点N1、N2、N4的电位保持t1时段的状态，则晶体管T5、T7导通，晶体管T3、T4截止。晶体管T7导通，则节点N5的电位保持与CKB同样的高电位，晶体管T8、T9截止，第一输出电路200保持截止状态。节点N2的电位保持为低电平VGL，则晶体管T13导通，节点3的电位保持低电位VGL，晶体管T14导通，则第二输出电路300在节点N2的控制下保持导通状态，移位寄存信号输出端OUT输出低电平VGL，次级移位寄存器未被触发。如上所述，晶体管T5、T7、T13、T14导通，晶体管T1、T2、T3、T4、T6、T8、T9截止，节点N1为VGL、节点N2为VGL、节点N3为VGL、节点N4为VGH、节点N5与CKB同样高电位，OUT输出低电平VGL。

(3)在t3时段。CK输出高电平的第一时钟信号，CKB输出低电平的第二时钟信号，第一晶体管T1的输入端即移位寄存信号输入端从上级移位寄存器的移位寄存信号输出端接收低电平的移位寄存信号，等于VGL。

CK控制晶体管T1、T2、T6截止，节点N1、N2、N4的电位保持t2时段的状态，节点N1低电平则晶体管T5、T7导通，节点N5的电位与CKB电位相同为低电平，则低电平的节点N5控制晶体管T8、T9导通，第一输出电路200导通，节点N3的电位被晶体管T8上拉至VGH，晶体管T9的移位寄存信号输出端OUT将输入端接收的高电平信号VGH输出至次级移位寄存器，次级移位寄存器接收高电平的触发信号被触发VGH。

CKB的低电平信号控制晶体管T3导通，由于晶体管T5已导通，则第一电平信号VGH经过导通的T5和T3控制晶体管T4，则晶体管T4截止，同时第一电平信号VGH控制节点N4的高电位被刷新并保持。

晶体管T8导通，则第一电平信号经过导通的晶体管T8使第三控制节点N3的电位上升至VGH，节点N3控制T14截止，第二输出电路300截止。

在t3时刻初始阶段，节点N2的电位保持低电平，则晶体管T13导通，节点N3的高电位通过晶体管T13充电到节点N2，直至节点N2变为与节点N3的电位相等为VGH，则晶体管T13关闭。

如上所述，晶体管T3、T5、T7、T8、T9导通，晶体管T1、T2、T4、T6、T13、T14截止，节点N1为VGL、节点N2为VGH、节点N3为VGH、节点N4为VGH、节点N5与CKB同样低电位，OUT输出高电平VGH。

(4)在t4时段。CKB电位由低变高，CK保持高电位，IN保持低电位。

CKB的高电平控制晶体管T3截止，CK的高电平控制晶体管T1、T2、T6截止，节点N1、N2的电位保持t3时段的状态。节点N1为低电平VGL，则晶体管T5、T7导通，节点N5的电位上升与CKB电位相同为高电平，晶体管T8、T9截止，第一输出电路200处于截止状态。

节点N2的电位保持为高电位，则晶体管T13截止。第一输出电路200处于截止状态，因此节点N3的电位保持为t3时段状态，为高电平，则晶体管T14截止，OUT端被钳位在t3时段的状态，即OUT输出保持为高电平VGH。

对于节点N4，由于第一电容C1的耦合作用以及CKB保持高电平状态，节点N4的电位被抬高，即节点N4的电位高于其t3时段的高电位VGH。

如上所述，晶体管T5、T7导通，晶体管T1、T2、T3、T4、T6、T8、T9、T13、T14截止，节点N1为VGL、节点N2为VGH、节点N3为VGH、节点N4的电位高于VGH、节点N5与CKB同样高电位，OUT输出高电平VGH。

(5)在t5时段，CKB保持高电位，CK由高电位变为低电位，IN保持低电位。

CK的低电位控制晶体管T1、T2、T6导通，则节点N1的电位保持在与第二电平信号端传输的第二电平信号VGL相同的VGL。节点N1控制晶体管T5、T7导通，则节点N5的高电位被刷新并保持高电位。节点N5的高电位控制晶体管T8、T9截止。第一输出电路200处于截止状态。

CKB的高电位控制晶体管T3截止，则在晶体管T1的导通状态下，节点N4的电位被下拉至与IN相同的低电位VGL。节点N4控制晶体管T4导通。

晶体管T6导通，第一输出电路200处于截止状态，则节点N2的电位被下拉至VGL，则晶体管T13导通。由于第四电容C4的耦合作用，节点N3的电位被下拉至比VGL更低的低电位，从而保证晶体管T14不受阈值的影响，T14保持导通状态，第二输出电路300处于导通状态，OUT输出低电平VGL。

如上所述，晶体管T1、T2、T4、T5、T6、T7、T13、T14导通，晶体管T3、T8、T9截止，节点N1为VGL、节点N2为VGL、节点N3的电位比VGL低、节点N4为VGL、节点N5与CKB同样高电位，OUT输出低电平VGL。

(6)在t6时段，IN保持低电位VGL，CK由低电位变为高电位，CKB保持高电位。

CK的高电位控制晶体管T1、T2、T6截止，节点N1、N2、N4初始保持t5时段的状态，均为低电位VGL。

CKB的高电位控制晶体管T3截止，因此在t6时段，N4保持低电位VGL状态。节点N4控制晶体管T4导通，则节点N1转换为与CK电位相同的高电位。节点N1控制晶体管T5、T7截止，节点N5保持t5时段的状态，为与CKB相同的高电位。

节点N5的高电位控制晶体管T8、T9截止，第一输出电路200截止。节点N2保持低电平状态，因此控制晶体管T13导通。第一输出电路200截止，因此节点N3保持t5时段的状态，为比VGL更低的低电位，控制晶体管T14导通，第二输出电路300导通，OUT输出低电平VGL。

如上所述，晶体管T4、T13、T14导通，晶体管T1、T2、T3、T5、T6、T7、T8、T9截止，节点N1为VGH、节点N2为VGL、节点N3为比VGL更低的低电位、节点N4的电位为VGL、节点N5与CKB同样高电位，OUT输出低电平VGL。

(7)在t7时段。IN保持低电位，CK保持高电位，CKB电位由高变低。

CK的高电位控制晶体管T1、T2、T6截止，节点N1、N2、N4初始保持t6阶段的状态，即节点N1为VGH、节点N2为VGL、节点N4的电位为VGL。

CKB的低电位控制晶体管T3导通，节点N1控制晶体管T5截止，以及C1的耦合效果，则节点N4会被下拉到比t6时段的VGL更低的低电位，节点N4的低电位控制晶体管T4导通，节点N1被刷新并保持高电平。

节点N1还控制晶体管T7截止，那么节点N5保持t6阶段的高电平状态，晶体管T8、T9截止，第一输出电路200截止。

晶体管T6截止，以及C5的耦合效果，节点N2被拉低到比t6时段的VGL更低的低电位，节点N2控制晶体管T13导通，节点N3的电位被刷新并保持为比VGL更低的电位，节点N3控制晶体管T14导通，第二输出电路300导通，OUT输出低电平VGL。

如上所述，晶体管T3、T4、T13、T14导通，晶体管T1、T2、T5、T6、T7、T8、T9截止，节点N1为VGH，节点N2为比VGL更低的低电位，节点N3保持为比VGL更低的低电位，节点N4为比VGL更低的低电位，节点N5为高电平。

(8)在t7时段之后的时段。

节点N4的电位在CK的电位变低时被刷新，在CKB变低时被下拉到比VGL低的电位；节点N1的电位跟随CK的变化进行变化；当节点N1为低电位VGL时，节点N5的高电位被刷新，当节点N1为高电平VGH时，节点N5的高电平通过C3维持；节点N2由于第五电容C5的耦合，将会跟随CKB的变化而波动，节点N2的电平变为VGL或比VGL更低的电平；节点N3在节点N2和晶体管T13的共同作用下，会保持一个稳定的比VGL更低的电平，保证了晶体管T14的良好开启，OUT输出低电平VGL。

需要说明的是，图3a所示的移位寄存器，在每一次CKB由高电平变为低电平的瞬间，会出现竞争，影响器件性能。以t3阶段CKB变为低电平的瞬间为例，可能出现以下两种情况：情况一、CKB变为低电平的瞬间，第一电容C1的耦合作用导致节点N4瞬间会被下拉到一个比VGL低的电平，节点N4控制第四晶体管T4导通，那么节点N1的电位会通过晶体管T4被上拉至高电平VGH，节点N1控制晶体管T5、T7截止，移位寄存器无法正常工作；情况二、CKB变为低电平的瞬间，晶体管T3导通，已知节点N1初始保持为低电平VGL，所以晶体管T5导通，VG1端输出的高电平信号VGH将节点N4的电位上拉至高电平，第四晶体管T4截止，移位寄存器正常工作。因此该移位寄存器在每一次CKB由高电平变为低电平的瞬间会出现情况一和情况二竞争的可能性，若情况一发生的速度快于情况二，则移位寄存器失效无法正常工作。在图3b所示的时序图中，因该过程时间非常短暂且竞争结果无法估计，所以并未将节点N4被下拉示出，但在每一次CKB由高变低的瞬间，该上述竞争关系的确存在，若出现情况一则移位寄存器无法工作。

在图3a-图3b所述的技术方案中，还可以设置第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十三晶体管T13和第十四晶体管均为N型晶体管。对于N型晶体管，优选设置第一电平信号端VG1输出的第一电平信号为低电平信号VGL，第二电平信号端VG2输出的第二电平信号为高电平信号VGH。则低电平VGL为有效的移位寄存信号，高电平信号VGH为无效的移位寄存信号。

参考图4a所示，为本发明第二实施例提供的一种移位寄存器的示意图。在图2所述移位寄存器的基础上，图4a所示移位寄存器包括控制电路100、第一输出电路200和第二输出电路300。

其中，控制电路100包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第一电容C1和第二电容C2。第一输出电路200包括：第七晶体管T7、第八晶体管T8、第九晶体管T9和第三电容C3。第二输出电路300包括：第十三晶体管T13、第十四晶体管T14、第四电容C4和第五电容C5。

图4a所示移位寄存器的结构与图3a所示移位寄存器的结构的区别仅在于，图4a控制电路100中的第一电容C1的第一端与第一电平信号端VG1或第二电平信号端VG2或其他直流信号端DC连接，第一电容C1的第一端的电压不发生变化；图3a控制电路100中第一电容C1的第一端与第二时钟信号端CKB连接，第一电容C1的第一端的电压随着CKB电位的变化而发生变化。

在上述技术方案的基础上，可选地设置第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十三晶体管T13和第十四晶体管T14均为P型晶体管。相应的，设置第一电平信号为高电平信号VGH、第二电平信号为低电平信号VGL。

图4a所示移位寄存器，第一电容C1的第一端接直流信号，CKB由高电平变为低电平的瞬间不会对第一电容C1产生影响，因此节点N4不会出现被第一电容C1的耦合作用下拉至较低电平的现象，依次类推，在每一次CKB由高电平变为低电平的瞬间，节点N4的电平都不会被下拉至低于VGL的电平，所以与第一实施例相比，本实施例中将第一电容C1的第一端接直流信号，消除了第一电容C1的耦合作用对节点N4的影响，解决了图3a所示移位寄存器的竞争缺陷。同理，CKB由低电平变为高电平的瞬间，第一电容C1也不会将节点N4的电平上拉至高于VGH的电位。由此可知本实施例的移位寄存器中，消除了第一电容对节点N4的耦合作用。

参考图4b所示，为本发明第二实施例提供的一种移位寄存器的时序示意图。该图4b所述移位寄存器为图4a所示移位寄存器。

图4b所示移位寄存器在t3时段的工作过程为：CKB变为低电平的瞬间，晶体管T3导通，已知节点N1保持为低电平VGL，所以晶体管T5导通，VG1端输出的高电平信号将节点N4的电位上拉至高电平，第四晶体管T4截止，移位寄存器正常工作，CKB的低电平不会对第一电容C1产生影响，因此节点N4的电位不会被第一电容C1的耦合作用下拉至低于VGL的电位。在t4时段的工作过程为：CKB变为高电平的瞬间，晶体管T3截止，CKB的高电平状态不会对第一电容C1产生影响，因此节点N4的电位不会被第一电容C1的耦合作用上拉至高于VGH的电位。

图4b所示移位寄存器的节点N4，第一电容C1不会对节点N4产生耦合作用，因此图4b所示移位寄存器时序与图3b移位寄存器时序的区别仅在于节点N4的电位消除了第一电容C1的耦合影响。除此之外，图4b工作过程与图3b所示完全一致，在此不做赘述。

在第二实施例提供的移位寄存器中，在t3和t4时段，由于第一电容C1的第一端连接直流信号，所以CKB电位的变化不会对第一电容C1产生影响，相应的第一电容C1不会对节点N4产生耦合作用，进而消除了第一电容C1的耦合作用对节点N4的影响。

在图4a～图4b所述的技术方案中，还可选设置第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十三晶体管T13和第十四晶体管T14均为N型晶体管。相应的，设置第一电平信号为低电平信号、第二电平信号为高电平信号。

参考图5所示，为本发明第三实施例提供的一种移位寄存器的示意图。在图2所述移位寄存器的基础上，图5所示移位寄存器包括控制电路100、第一输出电路200和第二输出电路300。

其中，控制电路100包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第一电容C1和第二电容C2。第一输出电路200包括：第七晶体管T7、第八晶体管T8、第九晶体管T9和第三电容C3。第二输出电路300包括：第十三晶体管T13、第十四晶体管T14、第四电容C4和第五电容C5。

图5所示移位寄存器的结构与图4a所示移位寄存器的结构的区别仅在于，图5控制电路100中第六晶体管T6的控制端与第一电容C1的第二端连接；图4a控制电路100中第六晶体管T6的控制端与第一时钟信号端CK连接。

在上述技术方案的基础上，可选地设置第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十三晶体管T13和第十四晶体管T14均为P型晶体管。相应的，设置设置第一电平信号为高电平信号VGH、第二电平信号为低电平信号VGL。

如上所述，第一电容C1的第一端连接直流信号，第六晶体管T6的控制端与第一电容C1的第二端，即节点N4连接。节点N4的电位与第一电容相关，还与第一晶体管T1的导通或截止相关，第六晶体管T6受节点N4的控制。

在本实施例提供的移位寄存器中，第六晶体管T6的导通或截止不会影响其他节点的电位。对于节点N2，第六晶体管T6对节点N2的作用在于：

在t1时段，CK为低电平，CKB高电平，则节点N5在晶体管T7导通之后上升至高电平，第一输出电路200截止；节点N4在晶体管T1导通后为高电平且控制晶体管T6截止，节点N2保持初始低电平，第二输出电路300导通，其他节点电位与图4b相同。

在t2时段，CK为高电平，各个节点的电位保持t1时段的状态。

在t3时段，CK高电平，CKB低电平，节点N5在晶体管T7导通之后下拉为与CKB电位相同的低电平，第一输出电路200导通，节点N3为高电平；由于晶体管T13在低电平节点N2的控制下导通，所以节点N3的高电平冲入节点N2，节点N2上升为高电平，其他节点电位与图4b相同。

在t4阶段，CKB为高电平，节点N5上升至高电平，其他节点电位与t3时段相同。

在t4阶段之后，节点N2的电位保持低电平，与节点N4的高电平和低电平无关，所以节点N1～N5的电位与图4b相同。

综上所述，图5所示移位寄存器的时序图与图4b所示移位寄存器时序图完全相同，因此在此不做图示，图5移位寄存器的时序工作过程与图4b类似，在此不做一一详述。

在上述技术方案的基础上，还可选设置第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十三晶体管T13和第十四晶体管T14均为N型晶体管。相应的，设置第一电平信号为低电平信号、第二电平信号为高电平信号。

参考图6所示，为本发明第四实施例提供的一种移位寄存器的示意图。在图2所述移位寄存器的基础上，图6所示移位寄存器包括控制电路100、第一输出电路200和第二输出电路300。

其中，控制电路100包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第一电容C1和第二电容C2。第一输出电路200包括：第七晶体管T7、第八晶体管T8、第九晶体管T9和第三电容C3。第二输出电路300包括：第十三晶体管T13、第十四晶体管T14、第四电容C4和第五电容C5。

图6所示移位寄存器的结构与图5所示移位寄存器的结构的区别仅在于，图6第二输出电路300中第五电容C5的第一端与第一时钟信号端CK连接，图5第二输出电路300中第五电容C5的第一端与第二时钟信号端CKB连接。

在上述技术方案的基础上，可选设置第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十三晶体管T13和第十四晶体管T14均为P型晶体管。相应的设置第一电平信号为高电平信号VGH、第二电平信号为低电平信号VGL。

图6所示移位寄存器的时序图与图4b所示移位寄存器时序图完全相同，因此在此不做图示，图6移位寄存器的时序工作过程与图4b类似，在此也不对各个阶段做一一详述。

在上述技术方案的基础上，可选地设置第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十三晶体管T13和第十四晶体管T14均为N型晶体管。设置第一电平信号为低电平信号VGL、第二电平信号为高电平信号VGH。

参考图7a所示，为本发明第五实施例提供的一种移位寄存器的示意图。在图2所述移位寄存器的基础上，图7a所示移位寄存器包括控制电路100、第一输出电路200和第二输出电路300。

其中，控制电路100包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第一电容C1和第二电容C2。第二输出电路300包括：第十三晶体管T13、第十四晶体管T14、第四电容C4和第五电容C5。图7a所示控制电路100和第二输出电路300的结构与图4a所示控制电路100和第二输出电路300的结构相同，具体连接关系和控制过程在此不做赘述。

需要说明的是，图3a～图6所示移位寄存器的t4时段，节点N3和节点N5均为高电平，那么移位寄存信号输出端OUT相当于是在第一输出电路200高阻态的情形下保持原有的高电平。当OUT受到干扰或其他外部影响，则移位寄存信号输出端OUT将会变的不稳定，影响移位寄存器的性能和输出。

为了解决图3a～图6所示移位寄存器的问题，图7a所示移位寄存器的第一输出电路200的结构与图3a～图6不同，图7a所示第一输出电路200中增加了第十晶体管T10和第十一晶体管T11，具体连接关系如下所示。

图7a所示移位寄存器的第一输出电路200包括：第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11和第三电容C3。

具体的，第七晶体管T7的控制端与第一控制节点N1连接、输入端与第二时钟信号端CKB连接、输出端与第十晶体管T10的输入端连接，第十晶体管T10的控制端与第二时钟信号端CKB连接、输出端分别与第八晶体管T8的控制端和第九晶体管T9的控制端连接，第八晶体管T8的输入端与第一电平信号端VG1连接、输出端分别与第三控制节点N3和第十一晶体管T11的控制端连接，第九晶体管T9的输入端与第一电平信号端VG1连接、输出端作为移位寄存信号输出端OUT与次级移位寄存器的移位寄存信号输入端连接，第十一晶体管T11的输入端与第一电平信号端VG1连接、输出端与第九晶体管T9的控制端连接，第三电容C3的第一端与第一电平信号端VG1连接、第二端分别与第八晶体管T8的控制端和第九晶体管T9的控制端连接。第三电容C3的第二端为第五控制节点N5。

在上述技术方案的基础上，可选设置第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十三晶体管T13和第十四晶体管T14均为P型晶体管。相应的设置第一电平信号为高电平信号VGH、第二电平信号为低电平信号VGL。

参考图7b所示，为本发明第五实施例提供的一种移位寄存器的时序示意图。图7b所述时序图为图7a所示移位寄存器的时序图。

在t4时段，CKB变为高电平，则CKB控制晶体管T10截止，节点N5保持t3时刻的低电位，则晶体管T8、T9导通，第一输出电路200导通，节点N3保持高电平，移位寄存信号输出端OUT保持高电平，其他节点电位与图4b相同，在此不做赘述。在t5时段，CK为低电平，晶体管T6导通，节点N2下拉至低电平，晶体管T13导通，节点N3变低并控制晶体管T11导通，节点N5在导通的晶体管T11输入端高电平的影响下置位高电平，其他节点电位与图4b相同，在此不做赘述。

图7b所述移位寄存器的时序图的其他时段的时序与图4b完全相同，在此不做赘述。

如上所述，移位寄存信号输出端OUT不受干扰或其他外部影响，因此移位寄存信号输出端OUT输出信号稳定，移位寄存器的性能也相对稳定，避免出现图3a～图6所示移位寄存器输出性能不稳定的缺陷。

在上述方案的基础上，还可选地设置第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十三晶体管T13和第十四晶体管T14均为N型晶体管。相应的设置第一电平信号为低电平信号VGL、第二电平信号为高电平信号VGH。

参考图8a所示，为本发明第六实施例提供的一种移位寄存器的示意图。该移位寄存器与图2所示移位寄存器的区别在于，第一输出电路200还包括第三控制输入端，第三控制输入端与第一控制节点N1或第二控制节点N2连接。

具体地，控制电路100的第一控制输入端与第一时钟信号端CK连接，其第二控制输入端与第二时钟信号端CKB连接，其移位寄存信号输入端IN与上级移位寄存器的移位寄存信号输出端连接，其第一信号输入端与第一电平信号端VG1连接，其第二信号输入端与第二电平信号端VG2连接，其第一信号输出端与第一控制节点N1连接，其第二信号输出端与第二控制节点N2连接。

第一输出电路200的第一控制输入端与第一控制节点N1连接，其第二控制输入端与第二时钟信号端CKB连接，其信号输入端与第一电平信号端VG1连接，其信号输出端与第三控制节点N3连接，其移位寄存信号输出端OUT与次级移位寄存器的移位寄存信号输入端连接，其第三控制输入端与第一控制节点N1或第二控制节点N2连接。

第二输出电路300的第一控制输入端与第二控制节点N2连接，其第二控制输入端与第一时钟信号端CK或第二时钟信号端CKB连接，其信号输入端与第二电平信号端VG2连接，其信号输出端与第三控制节点N3连接，其移位寄存信号输出端OUT与次级移位寄存器的移位寄存信号输入端连接。

本实施例的技术方案适用于提高移位寄存器稳定性的情况。

在图8a所述移位寄存器的基础上，图8b所示移位寄存器包括控制电路100、第一输出电路200和第二输出电路300。

其中，控制电路100包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第一电容C1和第二电容C2。第二输出电路300包括：第十三晶体管T13、第十四晶体管T14、第四电容C4和第五电容C5。图8b所示控制电路100和第二输出电路300的结构与图4a所示控制电路100和第二输出电路300的结构相同，具体连接关系和控制过程在此不做赘述。

需要说明的是，图7a所示移位寄存器，在t5时段的起始时刻，会出现竞争，影响器件的性能。具体地，可能出现以下情况进行竞争：情况一、节点N5为低电平控制晶体管T8、T9导通，节点N3为高电平，移位寄存信号输出端OUT置位高电平，次级移位寄存器被持续触发处于不正常工作状态；情况二、CK变为低电平控制晶体管T6导通，节点N2置位低电位，晶体管T13导通，节点N3置位低电平控制晶体管T14和T11导通，节点N5藉由晶体管T11的导通由低电平置位高电平，移位寄存信号输出端OUT输出低电平，次级移位寄存器未被触发正常工作。当晶体管T6、T8、T13的宽长比搭配不当，则可能出现情况一和情况二之间的严重竞争现象，节点N5瞬态的电位变化可能导致移位寄存器无法正常工作，器件稳定性降低，影响器件的性能和传输。

为了解决图7a所示移位寄存器的问题，图8b所示移位寄存器的第一输出电路200的结构与图3a～图7a不同，图8b所示第一输出电路200包括第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十二晶体管T12和第三电容C3。

具体地，第十二晶体管T12的控制端与第一控制节点N1或第二控制节点N2连接、输入端与第一电平信号端VG1连接、输出端分别与第八晶体管T8的控制端和第九晶体管T9的控制端连接，第七晶体管T7的控制端与第一控制节点N1连接、输入端与第二时钟信号端CKB连接、输出端与第十晶体管T10的输入端连接，第十晶体管T10的控制端与第二时钟信号端CKB连接、输出端分别与第八晶体管T8的控制端和第九晶体管T9的控制端连接，第八晶体管T8的输入端与第一电平信号端VG1连接、输出端与第三控制节点N3连接，第九晶体管T9的输入端与第一电平信号端VG1连接、输出端作为移位寄存信号输出端OUT与次级移位寄存器的移位寄存信号输入端连接，第三电容C3的第一端与第一电平信号端VG1连接、第二端分别与第八晶体管T8的控制端和第九晶体管T9的控制端连接。设置第三电容C3的第二端为第五控制节点N5。

在上述方案的基础上，还可选地设置第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十二晶体管T12、第十三晶体管T13和第十四晶体管T14均为P型晶体管。相应的设置第一电平信号为低电平信号VGH、第二电平信号为高电平信号VGL。

图8b所示移位寄存器，以第十二晶体管T12的控制端连接第一控制节点N1为例描述该移位寄存器的t5时段工作过程。

在t5时段，第一控制节点N1保持低电平并控制晶体管T12导通，节点N5置位高电平并控制晶体管T8、T9截止，第一输出电路200截止；CK置位低电平并控制晶体管T6导通，第二控制节点N2置位低电平并控制晶体管T13导通，节点N3置位低电平并控制晶体管T14导通，第二输出电路300导通，移位寄存信号输出端OUT输出低电平信号。

不论晶体管T6、T8、T13的宽长比比例如何，在第一控制节点N1的控制下，晶体管T12导通，节点N5在t5时段的时段始终保持高电平，不会与N2产生竞争现象，图8b所示移位寄存器避免了图7a所示移位寄存器的问题。

图8b所示移位寄存器，以第十二晶体管T12的控制端连接第二控制节点N2为例描述该移位寄存器的t5时段工作过程。

在t5时段，CK置位低电平并控制晶体管T6导通，第二控制节点N2由高电位下拉至低电位后控制晶体管T12和T13同时导通，节点N5置位高电平并控制晶体管T8、T9截止，第一输出电路200截止，节点N3置位低电平并控制晶体管T14导通，第二输出电路300导通，移位寄存信号输出端OUT输出低电平信号。

不论晶体管T6、T8、T13的宽长比比例如何，在第二控制节点N2的控制下，晶体管T12导通，节点N5在t5时段的时段时钟保持高电平，不会与N2产生竞争现象，图8b所示移位寄存器避免了图7a所示移位寄存器的问题。

如上所述，图8b所示移位寄存器的晶体管T6、T8、T13的宽长比搭配不当，在第二控制节点N2或第一控制节点N1的控制下，在t5时段第十二晶体管T12始终导通，那么节点N5保持高电平，因此不会出现竞争现象，相应的，器件的稳定性提高，性能和传输特性均良好。图8b所示移位寄存器的时序图的其他时段的时序与图7a所示移位寄存器的时序图相同，在此不再图示。

在上述方案的基础上，还可选地设置第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十二晶体管T12、第十三晶体管T13和第十四晶体管T14均为N型晶体管。相应的设置第一电平信号为低电平信号VGL、第二电平信号为高电平信号VGH。

本发明各个实施例提供的移位寄存器，其控制电路100控制第一输出电路200导通，以将第一电平信号端传输的第一电平信号输出至次级移位寄存器，或者控制电路100控制第二输出电路300导通，以将第二电平信号端传输的第二电平信号输出至次级移位寄存器，使次级移位寄存器正常工作。本发明提供的移位寄存器的稳定性好、传输性能优异、工作稳定、性能良好，解决了现有技术中移位寄存器稳定性差、工作不稳定的情况。

本发明实施例还提供一种移位寄存电路，该移位寄存电路包括级联的如上述任意实施例所述的移位寄存器，其中，上级移位寄存器的移位寄存信号输出端OUT与下一级移位寄存器的移位寄存信号输入端IN连接。

本发明实施例还提供一种显示装置，该显示装置包括如上所述的移位寄存电路。可选的该显示装置为有源矩阵有机发光二极体(Active-matrixorganiclightemittingdiode，AMOLED)显示装置。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (12)

1.一种移位寄存器，其特征在于，包括：控制电路、第一输出电路和第二输出电路；

所述控制电路的第一控制输入端与第一时钟信号端连接、第二控制输入端与第二时钟信号端连接、移位寄存信号输入端与上级移位寄存器的移位寄存信号输出端连接、第一信号输入端与第一电平信号端连接、第二信号输入端与第二电平信号端连接，所述控制电路的第一信号输出端与第一控制节点连接、第二信号输出端与第二控制节点连接，用于控制所述第一控制节点和所述第二控制节点的电位；

所述第一输出电路的第一控制输入端与所述第一控制节点连接、第二控制输入端与所述第二时钟信号端连接、信号输入端与所述第一电平信号端连接、信号输出端与第三控制节点连接、移位寄存信号输出端与次级移位寄存器的移位寄存信号输入端连接；

所述第二输出电路的第一控制输入端与所述第二控制节点连接、第二控制输入端与所述第一时钟信号端或所述第二时钟信号端连接、信号输入端与所述第二电平信号端连接、信号输出端与所述第三控制节点连接、移位寄存信号输出端与次级移位寄存器的移位寄存信号输入端连接；

在所述控制电路的控制下，所述第一输出电路导通其信号输入端与移位寄存信号输出端，将所述第一电平信号端传输的第一电平信号输出；或者，在所述控制电路的控制下，所述第二输出电路导通其信号输入端与移位寄存信号输出端，将所述第二电平信号端传输的第二电平信号输出。

2.根据权利要求1所述的移位寄存器，其特征在于，所述控制电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第一电容和第二电容；

所述第一晶体管的控制端与所述第一时钟信号端连接、输入端作为移位寄存信号输入端与上级移位寄存器的移位寄存信号输出端连接、输出端与所述第四晶体管的控制端连接，所述第二晶体管的控制端与所述第一时钟信号端连接、输入端与所述第二电平信号端连接、输出端与所述第一控制节点连接，所述第三晶体管的控制端与所述第二时钟信号端连接、输入端与所述第五晶体管的输出端连接、输出端与所述第四晶体管的控制端连接，所述第四晶体管的输入端与所述第一时钟信号端连接、输出端与所述第一控制节点连接，所述第五晶体管的控制端与所述第二电容的第一端连接、输入端与所述第一电平信号端连接，所述第六晶体管的控制端与所述第一时钟信号端连接、输入端与所述第二电平信号端连接、输出端与所述第二控制节点连接，所述第一电容的第一端与所述第二时钟信号端或所述第一电平信号端或所述第二电平信号端连接、第二端与所述第四晶体管的控制端连接，所述第二电容的第二端与所述第一电平信号端连接、第一端还与所述第一控制节点连接。

3.根据权利要求1所述的移位寄存器，其特征在于，所述控制电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第一电容和第二电容；

所述第一晶体管的控制端与所述第一时钟信号端连接、输入端作为移位寄存信号输入端与上级移位寄存器的移位寄存信号输出端连接、输出端与所述第四晶体管的控制端连接，所述第二晶体管的控制端与所述第一时钟信号端连接、输入端与所述第二电平信号端连接、输出端与所述第一控制节点连接，所述第三晶体管的控制端与所述第二时钟信号端连接、输入端与所述第五晶体管的输出端连接、输出端与所述第四晶体管的控制端连接，所述第四晶体管的输入端与所述第一时钟信号端连接、输出端与所述第一控制节点连接，所述第五晶体管的控制端与所述第二电容的第一端连接、输入端与所述第一电平信号端连接，所述第一电容的第一端与所述第一电平信号端或所述第二电平信号端连接、第二端与所述第四晶体管的控制端连接，所述第六晶体管的控制端与所述第一电容的第二端连接、输入端与所述第二电平信号端连接、输出端与所述第二控制节点连接，所述第二电容的第二端与所述第一电平信号端连接、第一端还与所述第一控制节点连接。

4.根据权利要求1所述的移位寄存器，其特征在于，所述第一输出电路包括：第七晶体管、第八晶体管、第九晶体管和第三电容；

所述第七晶体管的控制端与所述第一控制节点连接、输入端与所述第二时钟信号端连接、输出端分别与所述第八晶体管的控制端和所述第九晶体管的控制端连接，所述第八晶体管的输入端与所述第一电平信号端连接、输出端与所述第三控制节点连接，所述第九晶体管的输入端与所述第一电平信号端连接、输出端作为移位寄存信号输出端与次级移位寄存器的移位寄存信号输入端连接，所述第三电容的第一端与所述第一电平信号端连接、第二端分别与所述第八晶体管的控制端和所述第九晶体管的控制端连接。

5.根据权利要求1所述的移位寄存器，其特征在于，所述第一输出电路包括：第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管和第三电容；

所述第七晶体管的控制端与所述第一控制节点连接、输入端与所述第二时钟信号端连接、输出端与所述第十晶体管的输入端连接，所述第十晶体管的控制端与所述第二时钟信号端连接、输出端分别与所述第八晶体管的控制端和所述第九晶体管的控制端连接，所述第八晶体管的输入端与所述第一电平信号端连接、输出端分别与所述第三控制节点和所述第十一晶体管的控制端连接，所述第九晶体管的输入端与所述第一电平信号端连接、输出端作为移位寄存信号输出端与次级移位寄存器的移位寄存信号输入端连接，所述第十一晶体管的输入端与所述第一电平信号端连接、输出端与所述第九晶体管的控制端连接，所述第三电容的第一端与所述第一电平信号端连接、第二端分别与所述第八晶体管的控制端和所述第九晶体管的控制端连接。

6.根据权利要求1所述的移位寄存器，其特征在于，所述第一输出电路还包括第三控制输入端，所述第三控制输入端与所述第一控制节点或所述第二控制节点连接；

所述第一输出电路包括：第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十二晶体管和第三电容；

所述第十二晶体管的控制端与所述第一控制节点或所述第二控制节点连接、输入端与所述第一电平信号端连接、输出端分别与所述第八晶体管的控制端和所述第九晶体管的控制端连接，所述第七晶体管的控制端与所述第一控制节点连接、输入端与所述第二时钟信号端连接、输出端与所述第十晶体管的输入端连接，所述第十晶体管的控制端与所述第二时钟信号端连接、输出端分别与所述第八晶体管的控制端和所述第九晶体管的控制端连接，所述第八晶体管的输入端与所述第一电平信号端连接、输出端与所述第三控制节点连接，所述第九晶体管的输入端与所述第一电平信号端连接、输出端作为移位寄存信号输出端与次级移位寄存器的移位寄存信号输入端连接，所述第三电容的第一端与所述第一电平信号端连接、第二端分别与所述第八晶体管的控制端和所述第九晶体管的控制端连接。

7.根据权利要求1所述的移位寄存器，其特征在于，所述第二输出电路包括：第十三晶体管、第十四晶体管、第四电容和第五电容；

所述第十三晶体管的控制端与所述第二控制节点连接、输入端与所述第二控制节点连接、输出端分别与所述第四电容的第一端和所述第十四晶体管的控制端连接，所述第十四晶体管的输入端与所述第二电平信号端连接、输出端与所述第四电容的第二端连接，所述第四电容的第一端还与所述第三控制节点连接、第二端还作为移位寄存信号输出端与次级移位寄存器的移位寄存信号输入端连接，所述第五电容的第一端与所述第二时钟信号端连接、第二端与所述第十三晶体管的控制端连接。

8.根据权利要求1所述的移位寄存器，其特征在于，所述第二输出电路包括：第十三晶体管、第十四晶体管、第四电容和第五电容；

所述第十三晶体管的控制端与所述第二控制节点连接、输入端与所述第二控制节点连接、输出端分别与所述第四电容的第一端和所述第十四晶体管的控制端连接，所述第十四晶体管的输入端与所述第二电平信号端连接、输出端与所述第四电容的第二端连接，所述第四电容的第一端还与所述第三控制节点连接、第二端还作为移位寄存信号输出端与次级移位寄存器的移位寄存信号输入端连接，所述第五电容的第一端与所述第一时钟信号端连接、第二端与所述第十三晶体管的控制端连接。

9.根据权利要求1-8任一项所述的移位寄存器，其特征在于，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管均为P型晶体管或均为N型晶体管。

10.根据权利要求9所述的移位寄存器，其特征在于，当所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管均为P型晶体管时，设置所述第一电平信号为高电平信号、所述第二电平信号为低电平信号；或者，

当所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管均为N型晶体管时，设置所述第一电平信号为低电平信号、所述第二电平信号为高电平信号。

11.一种移位寄存电路，其特征在于，包括级联的如权利要求1-10任一项所述的移位寄存器。

12.一种显示装置，其特征在于，包括如权利要求11所述的移位寄存电路。