CN102184716B - 多路复用驱动电路 - Google Patents

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Abstract

本发明公开一种多路复用驱动电路，接收m个主信号以及n个辅信号，该多路复用驱动电路包括m个驱动单元以产生m×n个栅驱动信号，每一该驱动单元中包括：一电压提升级，接收该m个主信号中的一第一主信号，并将该第一主信号转换至一第一高压信号，其中该电压提升级将该第一主信号的一逻辑高电位提升至一最高电压；以及n个驱动级接收相对应的n个辅信号，且每一该驱动级接收该第一高压信号；其中，当该第一高压信号为该最高电压时，该n个驱动级根据n个辅信号依序产生n个栅驱动信号。

Description

多路复用驱动电路
技术领域
本发明涉及一种驱动电路，特别是关于一种运用于液晶面板上的多路复用驱动电路。
背景技术
一般来说，液晶面板上包括多条栅极线(gate line)，每一条栅极线需要依序接收栅驱动信号(gate driving signal)用以开启栅极线上的像素(pixel)。
请参照图1A与图1B，其所绘示为公知多路复用驱动电路及其信号示意图。此多路复用驱动电路104公开于美国专利US6670943。如图1A中所示，信号A1～A4可视为一主信号组(main signals)，而信号ENB1y～ENB3y可视为一辅信号组(slave signals)。其中，主信号组(A1～A4)由移位寄存器(shift register)500所产生。
再者，如图1B所示，主信号组(A1～A4)会依序产生宽度相同且不重叠(overlap)的宽脉冲。而辅信号组(ENB1y～ENB3y)为频率相同相位不同的多个时钟脉冲信号。由图1B所示可知，每个辅信号的周期(cycle)即为主信号的脉冲宽度。而三个辅信号组(ENB1y～ENB3y)中，每个辅信号的占空比(duty cycle)为1/3，且每个辅信号之间的相位差为120度(360/3)。
如图1A所示，每个主信号会传递至三个驱动级(driving stage)502，而三个驱动级接收各自的辅信号。因此，每个驱动级可依序产生一个栅驱动信号(Y1～Y6...)，而每个栅驱动信号皆不会互相重叠。再者，每个驱动级皆包括一个与非门(NAND)503与一非门(NOT)504，因此，公知的驱动级必须利用较多的晶体管才可实现。
发明内容
本发明的目的在于提出一种多路复用驱动电路，多路复用驱动电路中具有电压提升级(voltage boost stage)，而电压提升级提供一高电压信号至驱动级，使得驱动级根据高电压信号以及辅信号组产生多个栅驱动信号。
本发明提出一种多路复用驱动电路，接收m个主信号以及n个辅信号，该多路复用驱动电路包括m个驱动单元以产生m×n个栅驱动信号，每一该驱动单元中包括：一电压提升级，接收该m个主信号中的一第一主信号，并将该第一主信号转换至一第一高压信号，其中该电压提升级将该第一主信号的一逻辑高电位提升至一最高电压；以及n个驱动级接收相对应的n个辅信号，且每一该驱动级接收该第一高压信号；其中，当该第一高压信号为该最高电压时，该n个驱动级根据n个辅信号依序产生n个栅驱动信号。
本发明更提出一种多路复用驱动电路，接收一起始信号、一第一时钟脉冲信号、一第二时钟脉冲信号、一高闸栅电压、一低电压信号以及n个辅信号，该多路复用驱动电路包括m个驱动单元以产生m×n个栅驱动信号，该m个驱动单元中的一第x驱动单元包括：一第x移位寄存器，接收该第一时钟脉冲信号、该高栅电压、该低电压信号，并根据一第x-1移位寄存器所输出的一第x-1主信号以及一第x+1移位寄存器所输出的一第x+1主信号，产生一第x高压信号、一第x主信号、与一第x控制信号；以及n个驱动级接收相对应的n个辅信号，且每一该驱动级接收该第x高压信号；其中，当该第x高压信号为一最高电压时，该n个驱动级根据n个辅信号依序产生n个栅驱动信号；其中，该最高电压大于该高栅电压。
本发明的有益效果在于多路复用驱动电路中具有电压提升级(voltageboost stage)，而电压提升级提供一高电压信号至驱动级，使得驱动级根据高电压信号以及辅信号组产生多个栅驱动信号。并且，于高电压信号为最高压时，驱动级所产生的多个栅驱动信号将不会失真。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
图1A与图1B所绘示为公知多路复用驱动电路及其信号示意图；
图2A与图2B所绘示为本发明第一实施例的多路复用驱动电路及其信号示意图；
图3A与图3B所绘示为本发明第二实施例的多路复用驱动电路及其信号示意图；
图4A～图4C所绘示为本发明移位寄存器的第一实施例及其相关信号示意图；
图5A～图5C所绘示为本发明移位寄存器的第二实施例及其相关信号示意图；
图6A～图6F所绘示为本发明驱动级的各种实施例；
图7A所绘示为移位寄存器的第三实施例；
图7B所绘示为移位寄存器的第四实施例；
图7C所绘示为移位寄存器的第五实施例；
图7D所绘示为移位寄存器的第六实施例。
其中，附图标记
104多路复用驱动电路        502驱动级
503与非门                  504非门
300多路复用驱动电路        31～3m驱动单元
310～3m0电压提升级         311～31n、321～32n、3m1～3mn驱动级
400多路复用驱动电路        41～4m驱动单元
410～4m0电压提升级         411～31n、421～42n、4m1～4mn驱动级
610负载                    620第一非门
630第二非门                640电压提升级
660负载                    670、680非门
710第三非门                720电压提升级
740、750非门               800～850驱动级
具体实施方式
请参照图2A与图2B，其所绘示为本发明第一实施例的多路复用驱动电路及其信号示意图。此多路复用驱动电路300可接收一主信号组(S1～Sm)以及一辅信号组(P1～Pn)。多路复用驱动电路300包括m个驱动单元31～3m。每个驱动单元31～3m包括一电压提升级(voltage boost stage)以及n个驱动级(drivingstage)。如此，将可产生m×n个栅驱动信号(Y1～Ymn)。
以第一驱动单元31为例，电压提升级301接收主信号组中的第一主信号s1并输出一第一高压信号z1至n个驱动级311～31n。再者，n个驱动级311～31n接收相对应的n个辅信号。而n个驱动级311～31n在第一高压信号Z1以及相对应的辅信号动作时产生栅驱动信号(Y1～Yn)。
再者，图2B以4个主信号(m＝4)以及6个辅信号(n＝6)为例。主信号组(S1～S4)会依序产生宽度相同且不重叠(overlap)的宽脉冲。而辅信号组(P1～P6)为频率相同相位不同的多个时钟脉冲信号。由图2B所示可知，每个辅信号的周期(cycle)即为主信号的脉冲宽度。而6个辅信号组(P1～P6)中，每个辅信号的占空比(dutycycle)为1/6，且每个辅信号之间的相位差为60度(360/6)。
根据本发明的实施例，主信号组以及辅信号组皆为逻辑信号，其高低电位之间的振幅为A1，而高电压信号(Z1～Z4)的振幅为A2，且A2＞A1。很明显地，当第一主信号S1为高电位时，第一驱动单元31中的电压提升级310将第一高压信号Z1提升至一最高电压Vhst，而n个驱动级311～31n依序产生栅驱动信号(Y1～Yn)。同理，当第二主信号s2为高电位时，第二驱动单元32中的电压提升级320产生第一高压信号，而n个驱动级321～32n依序产生栅驱动信号(Yn+1～Y2n)。而其他的驱动单元动作原理也相同，不再赘述。
根据本发明的第一实施例，多路复用驱动电路300所接收的主信号组(S1～Sm)以及辅信号组(P1～Pn)皆由一时间控制器(timing controller，未绘示)所产生。而电压提升级以及驱动级皆会在以下的说明中详细介绍。
请参照图3A与图3B，其所绘示为本发明第二实施例的多路复用驱动电路及其信号示意图。此多路复用驱动电路400可接收第一时钟脉冲信号C1、第二时钟脉冲信号C2、低电压信号Vss、栅高电压Vgh、起始信号START以及辅信号组(P1～Pn)。多路复用驱动电路400包括m个驱动单元41～4m。每个驱动单元41～4m中包括一移位寄存器(shift register)以及n个驱动级(drivingstage)。如此，将可产生m×n个栅驱动信号(Y1～Ymn)。其中，第一时钟脉冲信号C1与第二时钟脉冲信号C2互补，再者，m个驱动单元41～4m中的奇数移位寄存器接收第一时钟脉冲信号C1、低电压信号Vss、栅高电压Vgh；m个驱动单元41～4m中的偶数移位寄存器接收第二时钟脉冲信号C2、低电压信号Vss、栅高电压Vgh。
当然，也可以将m个驱动单元41～4m中的偶数移位寄存器接收第一时钟脉冲信号C1、低电压信号Vss、栅高电压Vgh；而m个驱动单元41～4m中的奇数移位寄存器接收第二时钟脉冲信号C2、低电压信号Vss、栅高电压Vgh。由于其原理相同，因此以下将仅介绍图3A的工作原理。
m个移位寄存器根据第一时钟脉冲信号C1、第二时钟脉冲信号C2、低电压信号Vss、栅高电压Vgh、以及起始信号START来动作。并且每个移位寄存器中包括一电压提升级(voltage boost stage)，使得移位寄存器可以产生一高压信号至n个驱动级，并且产生一主信号至下一级移位寄存器。
基本上，当起始信号START开始触发第一移位寄存器410之后，第一移位寄存器410即产生第一主信号S1至第二移位寄存器420，并产生第一高压信号Z1至n个驱动级411～41n。再者，n个驱动级411～41n接收相对应的n个辅信号。而n个驱动级411～41n在第一高压信号Z1为最高电压(Vhst)以及相对应的辅信号动作时产生栅驱动信号(Y1～Yn)。当第一移位寄存器410接收到第二移位寄存器420的第二主信号S2时，停止产生第一高压信号Z1。
以第二驱动单元420为例，第二移位寄存器420接收第一主信号S1并输出第二主信号S2至第三移位寄存器(未绘示)，并输出第二高压信号Z2至n个驱动级421～42n。再者，n个驱动级421～42n接收相对应的n个辅信号。而n个驱动级421～42n在第二高压信号Z2为最高电压(Vhst)以及相对应的辅信号动作时产生栅驱动信号(Yn+1～Y2n)。当第二移位寄存器420接收到第三移位寄存器(未绘示)的第三主信号S3时，停止产生第二高压信号Z2。同理，其他的驱动单元动作原理皆相同，因此不再赘述。
再者，图3B以4个移位寄存器(m＝4)以及6个辅信号(n＝6)为例。根据第一时钟脉冲信号C1与第二时钟脉冲信号C2的变化，4个主信号组(S1～S4)会依序产生宽度相同且不重叠(overlap)的宽脉冲。而辅信号组(P1～P6)为频率相同相位不同的多个时钟脉冲信号。由图3B所示可知，每个辅信号的周期(cycle)即为主信号的脉冲宽度。而6个辅信号组(P1～P6)中，每个辅信号的占空比(dutycycle)为1/6，且每个辅信号之间的相位差为60度(360/6)。
根据本发明的实施例，主信号(S1～S4)为逻辑信号，其高电位为栅高电压Vgh，低电位为低电压信号Vss，振幅为A1(Vgh-Vss)，而高电压信号(Z1～Z4)的最大振幅为A2(Vhst-Vss)，且A2＞A1。很明显地，当第一主信号S1为栅高电压(Vgh)时，第一驱动单元41中的第一高压信号Z1为最高电压(Vhst)，而n个驱动级411～41n依序产生栅驱动信号(Y1～Yn)。同理，当第二主信号S2为栅高电压(Vgh)时，第二驱动单元42中的第二高压信号Z2为最高电压(Vhst)，而n个驱动级421～42n依序产生栅驱动信号(Yn+1～Y2n)。而其他的驱动单元动作原理也相同，不再赘述。
根据本发明的第二实施例，所有的高压信号皆由移位寄存器中的电压提升级所产生。而移位寄存器以及驱动级皆会在以下的说明中详细介绍。
请参照图4A～图4C，其所绘示为本发明移位寄存器的第一实施例及其相关信号示意图。图4A为多路复用驱动电路中奇数的第x移位寄存器，其接收第一时钟脉冲信号C1。图4C为多路复用驱动电路中偶数的第x+1移位寄存器，其接收第二时钟脉冲信号C2。由于此二移位寄存器的差异仅在于接收的时钟脉冲信号。因此，以下仅介绍图4A的移位寄存器的工作原理，而图4C的移位寄存器的工作原理也相同，不再赘述。
如图4A所示，第x移位寄存器包括第一晶体管T1，漏极接收第一电压(U2D)，例如栅高电压Vgh，栅极接收第x-1移位寄存器输出的第x-1主信号。第二晶体管T2漏极连接至第一晶体管T1源极，栅极接收第x+1移位寄存器输出的第x+1主信号，源极接收第二电压(D2U)，例如低电压信号Vss。其中，第一电压(U2D)以及第二电压(D2U)为二控制信号，此二控制信号可作适当地调制。
第三晶体管T3，源极连接至第一晶体管T1源极，栅极接收第一时钟脉冲信号C1。第四晶体管T4漏极连接至第三晶体管T3漏极，栅极接收第一时钟脉冲信号C1。
负载(load)610一端连接至第三晶体管T3源极；第一非门620的输入端连接至第三晶体管T3漏极；第二非门630的输入端连接至第一非门620的输出端，第二非门630的输出端连接至第四晶体管T4的源极。其中，负载610等效为一的电阻，其可用一晶体管来取代。
再者，电压提升级640包括：第五晶体管T5，漏极接收第一时钟脉冲信号C1，栅极连接至负载610的第二端；以及第一电容Cc1，第一端连接至第五晶体管T5栅极，第二端连接至第五晶体管T5源极。其中，第五晶体管T5栅极可输出第x高压信号Zx，而第五晶体管T5源极可输出第x主信号Sx。
第六晶体管T6，栅极连接至第一非门620输出端，漏极连接至第五晶体管T5源极，源极接收低电压信号Vss。第七晶体管T7漏极连接至负载610的第二端，源极连接至第五晶体管T5源极，栅极连接至第一非门620输出端。其中，第六晶体管T6栅极可输出第x控制信号。
请参照图4B，其所绘示为第x移位寄存器的信号示意图。在时间点t1至t2时间周期，第x-1主信号为逻辑高电位，第一时钟脉冲信号C1为逻辑低电位。因此，第x高压信号Zx由Vss升高至Vgh-Vth，其中Vth为第一晶体管T1的临限电压(threshold voltage)。再者，第三晶体管T3开启而第四晶体管T4关闭，因此第x控制信号ix由逻辑高电位降至逻辑低电位。并且，第x主信号Sx与第一时钟脉冲信号C1相同为逻辑低电位。
在时间点t2至t3时间周期，第x-1主信号变更为逻辑低电位，第一时钟脉冲信号C1为逻辑高电位。此时，第四晶体管T4开启，第一非门620与第二非门630形成一拴锁器(latch)，第x控制信号ix由维持在逻辑低电位。由于电压提升级640中的第五晶体管T5开启，且第一时钟脉冲信号C1为逻辑高电位，因此，第一电容器Cc1将第x高压信号Zx再升高至最高电压Vhst，其中Vhst＝2(Vgh-Vss)-Vth。并且，第x主信号Sx与第一时钟脉冲信号C1相同为逻辑高电位。而根据本发明的实施例，当第x高压信号Zx升高至最高电压Vhst时，n个驱动级即可根据辅信号组而产生n个栅驱动信号(Y1～Yn)
在时间点t3时，第x+1主信号变更为逻辑高电位，第一时钟脉冲信号为逻辑低电位。第三晶体管T3开启，第x控制信号ix由逻辑低电位升高至逻辑高电位。并且，第六晶体管T6与第七晶体管T7开启，因此，第x主信号Sx与第x高压信号Zx回复至低电压信号Vss。
请参照图5A～图5C，其所绘示为本发明移位寄存器的第二实施例及其相关信号示意图。图5A为多路复用驱动电路中奇数的第x移位寄存器，其接收第一时钟脉冲信号C1。图5C为多路复用驱动电路中偶数的第x+1移位寄存器，其接收第二时钟脉冲信号C2。由于此二移位寄存器的差异仅在于接收的时钟脉冲信号。因此，以下仅介绍图5A的移位寄存器的工作原理，而图5C的移位寄存器的动作原理也相同，不再赘述。
如图5A所示，第x移位寄存器包括第十五晶体管T15，漏极接收第一电压(U2D)，例如栅高电压Vgh，栅极接收第x-1移位寄存器输出的第x-1主信号。第十六晶体管T16漏极连接至第十五晶体管T15源极，栅极接收第x+1移位寄存器输出的第x+1主信号，源极接收第二电压(D2U)，例如低电压信号Vss。其中，第一电压(U2D)以及第二电压(D2U)为二控制信号，此二控制信号可作适当地调制。
第十七晶体管T17，源极连接至第十五晶体管T15源极，栅极接收第一时钟脉冲信号C1。第三非门710的输入端连接至第十五晶体管T15源极。
再者，电压提升级720包括：第十八晶体管T18，漏极接收第一时钟脉冲信号C1，栅极连接至第十七晶体管T17漏极；以及第三电容Cc3，第一端连接至第十八晶体管T18栅极，第二端连接至第十八晶体管T18源极。其中，第十八晶体管T18栅极可输出第x高压信号Zx，而第十八晶体管T18源极可输出第x主信号Sx。
第十九晶体管T19，栅极连接至第三非门710输出端，漏极连接至第十八晶体管T18源极，源极接收低电压信号Vss。第二十晶体管T20漏极连接至第十八晶体管T18栅极，源极连接至第十八晶体管T18源极，栅极连接至第三非门730输出端。其中，第十九晶体管T19栅极可输出第x控制信号。
请参照图5B，其所绘示为第x移位寄存器的信号示意图。于时间点t1至t2时间周期，第x-1主信号为逻辑高电位，第一时钟脉冲信号C1为逻辑低电位。因此，第x高压信号Zx由Vss升高至Vgh-Vth，其中Vth为第十五晶体管T15的临限电压(threshold voltage)。再者，第x控制信号ix由逻辑高电位降至逻辑低电位。并且，第x主信号Sx与第一时钟脉冲信号C1相同为逻辑低电位。
于时间点t2至t3时间周期，第x-1主信号变更为逻辑低电位，第一时钟脉冲信号C1为逻辑高电位。此时，第十八晶体管T18持续开启，第三电容器Cc3将第x高压信号Zx由再升高至最高电压Vhst，其中Vhst＝2(Vgh-Vss)-Vth。第x控制信号ix由维持在逻辑低电位。并且，第x主信号Sx与第一时钟脉冲信号C1相同为逻辑高电位。而根据本发明的实施例，当第x高压信号Zx升高至最高电压Vhst时，n个驱动级即可根据辅信号组而产生n个栅驱动信号(Y1～Yn)
于时间点t3时，第x+1主信号变更为逻辑高电位，第一时钟脉冲信号C1为逻辑低电位。第十六晶体管T16开启，第x控制信号ix由逻辑低电位升高至逻辑高电位。并且，第十九晶体管T19与第二十晶体管T20开启，因此，第x主信号Sx与第x高压信号Zx回复至低电压信号Vss。
请参照图6A～图6F，其所绘示为本发明驱动级的各种实施例。如图6A所示，驱动级800包括第一n型驱动晶体管Tn1以及下拉单元805。其中，第一n型驱动晶体管Tn1漏极接收第y辅信号Py，栅极接收第x高压信号Zx，源极产生第y栅驱动信号Yy。下拉单元805在第一n型驱动晶体管Tn1不动作时开启，其连接于第一n型驱动晶体管Tn1源极与低电压信号Vss之间。
根据本发明的实施例，驱动级仅包括二个晶体管，并且当第x高压信号为最高电压(Vhst)时，将可使得第一n型驱动晶体管Tn1完全开启(completely turnon)，使得第y栅驱动信号Yy不会失真(distortion)。
如图6B所示，驱动级810包括第一n型驱动晶体管Tn1以及第一p型驱动晶体管Tp1。其中，第一n型驱动晶体管Tn1漏极接收第y辅信号Py，栅极接收第x高压信号Zx，源极产生第y栅驱动信号Yy。第一p型驱动晶体管Tp1栅极接收第x高压信号Zx，源极连接至第一n型驱动晶体管Ty源极，漏极接收低电压信号Vss。
如图6C所示，驱动级820包括第一n型驱动晶体管Tn1以及第二n型驱动晶体管Tn2。其中，第一n型驱动晶体管Tn1漏极接收第y辅信号Py，栅极接收第x高压信号Zx，源极产生第y栅驱动信号Yy。第二n型驱动晶体管Tn2栅极接收第x控制信号ix，源极连接至第一n型驱动晶体管Ty源极，漏极接收低电压信号Vss。
如图6D所示，驱动级830包括第一n型驱动晶体管Tn1以及第二n型驱动晶体管Tn2。其中，第一n型驱动晶体管Tn1漏极接收第y辅信号Py，栅极接收第x高压信号Zx，源极产生第y栅驱动信号Yy。第二n型驱动晶体管Tn2栅极接收第x+1主信号Sx+1，源极连接至第一n型驱动晶体管Ty源极，漏极接收低电压信号Vss。
如图6E所示，驱动级840包括第一n型驱动晶体管Tn1以及第二n型驱动晶体管Tn2。其中，第一n型驱动晶体管Tn1漏极接收第y辅信号Py，栅极接收第x高压信号Zx，源极产生第y栅驱动信号Yy。第二n型驱动晶体管Tn2栅极接收第x控制信号ix，源极连接至第一n型驱动晶体管Ty源极，漏极接收第x主信号Sx。
如图6F所示，驱动级850包括第一n型驱动晶体管Tn1以及第二n型驱动晶体管Tn2。其中，第一n型驱动晶体管Tn1漏极接收第y辅信号Py，栅极接收第x高压信号Zx，源极产生第y栅驱动信号Yy。第二n型驱动晶体管Tn2栅极接收第x控制信号ix，源极连接至第一n型驱动晶体管Ty源极，漏极接收第x高压信号Zx。
再者，图5A所示的移位寄存器中，第15晶体管T15、第十六晶体管T16、与第十七晶体管T17皆是用来作为开关单元(switch unit)。也就是说，这些开关单元也可以利用传输门(transmission gate)，或者是不同型态的晶体管来取代。以下以图7A～图7C为例来作说明。
请参照图7A，其所绘示为移位寄存器的第三实施例。其中，与图5A相同连接关系的部分不再赘述。移位寄存器包括第一开关单元SW1、第二开关单元SW2、与第三开关单元SW3用以取代图5A中的第15晶体管T15、第十六晶体管T16、与第十七晶体管T17。其中，第一开关单元SW1为传输门，根据第x-1主信号与反向的第x-1主信号
Figure BSA00000480896400101
来动作；第二开关单元SW2为传输门，根据第x+1主信号Sx+1与反向的第x+1主信号
Figure BSA00000480896400102
来动作；第三开关单元SW3为一n型晶体管，根据第二时钟脉冲信号C2或者栅高电压Vgh来动作。再者，第x主信号Sx可连接一非门750产生反向的第x主信号
Figure BSA00000480896400103
请参照图7B，其所绘示为移位寄存器的第四实施例。其中，与图5A相同连接关系的部分不再赘述。移位寄存器包括第一开关单元SW1、第二开关单元SW2、与第三开关单元SW3用以取代图5A中的第15晶体管T15、第十六晶体管T16、与第十七晶体管T17。其中，第一开关单元SW1为传输门，根据第x-1主信号与反向的第x-1主信号
Figure BSA00000480896400104
来动作；第二开关单元sw2为传输门，根据第x+1主信号Sx+1与反向的第x+1主信号
Figure BSA00000480896400105
来动作；第三开关单元SW3为传输门，根据栅高电压Vgh与低电压信号Vss来动作。再者，第x主信号Sx可连接一非门750产生反向的第x主信号
Figure BSA00000480896400106
请参照图7C，其所绘示为移位寄存器的第五实施例。其中，与图5A相同连接关系的部分不再赘述。移位寄存器包括第一开关单元SW1、第二开关单元SW2、与第三开关单元SW3用以取代图5A中的第15晶体管T15、第十六晶体管T16、与第十七晶体管T17。其中，第一开关单元SW1为传输门，根据第x-1主信号与反向的第x-1主信号
Figure BSA00000480896400107
来动作；第二开关单元sw2为传输门，根据第x+1主信号Sx+1与反向的第x+1主信号来动作；第三开关单元SW3为二个并联的n型晶体管，根据第一电压(U2D)以及第二电压(D2U)来动作。再者，第x主信号Sx可连接一非门750产生反向的第x主信号
Figure BSA00000480896400109
请参照图7D，其所绘示为移位寄存器的第六实施例。其中，与图5A相同连接关系的部分不再赘述。移位寄存器包括第一开关单元SW1、第二开关单元SW2、与第三开关单元SW3用以取代图5A中的第15晶体管T15、第十六晶体管T16、与第十七晶体管T17。其中，第一开关单元SW1为传输门，根据第x-1主信号Sx-1与反向的第x-1主信号
Figure BSA00000480896400111
来动作；第二开关单元SW2为传输门，根据第x+1主信号Sx+1与反向的第x+1主信号
Figure BSA00000480896400112
来动作；第三开关单元SW3为二个并联的n型晶体管，，根据第x-1主信号Sx-1与第x+1主信号Sx+1来动作。再者，第x主信号Sx可连接一非门750产生反向的第x主信号
Figure BSA00000480896400113
本发明的优点在于提出一种多路复用驱动电路，多路复用驱动电路中具有电压提升级(voltage boost stage)，而电压提升级提供一高电压信号至驱动级，使得驱动级根据高电压信号以及辅信号组产生多个栅驱动信号。并且，于高电压信号为最高压时，驱动级所产生的多个栅驱动信号将不会失真。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (22)

1.一种多路复用驱动电路，其特征在于，接收m个主信号以及n个辅信号，该多路复用驱动电路包括m个驱动单元以产生m×n个栅驱动信号，每一该驱动单元中包括：
一电压提升级，接收该m个主信号中的一主信号，并将接收的主信号转换至一高压信号，其中该电压提升级将接收的主信号的一逻辑高电位提升至一最高电压；以及
n个驱动级接收相对应的n个辅信号，且每一该驱动级接收该高压信号；其中，当该高压信号为该最高电压时，该n个驱动级根据n个辅信号依序产生n个栅驱动信号;
其中每个主信号仅提供给相对应的一个驱动单元的电压提升级。
2.根据权利要求1所述的多路复用驱动电路，其特征在于，该m个主信号于该逻辑高电位的时间等于该n个辅信号的周期，且每一个该辅信号的占空比为1/n，且该n个辅信号之间的相位差为360/n度。
3.根据权利要求1所述的多路复用驱动电路，其特征在于，每一该驱动级包括：
一第一n型驱动晶体管，具有一漏极接收该n个辅信号中的一辅信号，具有一栅极接收该高压信号，具有一源极产生该n个栅驱动信号中的一栅驱动信号；以及
一下拉单元，连接于该第一n型驱动晶体管源极与一低电压信号之间。
4.根据权利要求3所述的多路复用驱动电路，其特征在于，该下拉单元为一p型驱动晶体管，具有一栅极接收该高压信号，具有一源极连接至该第一n型驱动晶体管的源极，具有一漏极接收该低电压信号。
5.一种多路复用驱动电路，其特征在于，接收一起始信号、一第一时钟脉冲信号、一第二时钟脉冲信号、一高栅电压、一低电压信号以及n个辅信号，该多路复用驱动电路包括m个驱动单元以产生m×n个栅驱动信号，该m个驱动单元中的一第x驱动单元包括：
一第x移位寄存器，接收该第一时钟脉冲信号、该高栅电压、该低电压信号，并根据一第x-1移位寄存器所输出的一第x-1主信号以及一第x+1移位寄存器所输出的一第x+1主信号，产生一第x高压信号、一第x主信号、与一第x控制信号；以及
n个驱动级接收相对应的n个辅信号，且每一该驱动级接收该第x高压信号；其中，当该第x高压信号为一最高电压时，该n个驱动级根据n个辅信号依序产生n个栅驱动信号；
其中，该最高电压大于该高栅电压；
其中该第x移位寄存器中更包括一电压提升级，当该第x主信号为一逻辑高电位时，该第x高压信号为该最高电压，且该最高电压大于该逻辑高电位。
6.根据权利要求5所述的多路复用驱动电路，其特征在于，该第x主信号于该逻辑高电位的时间等于该n个辅信号的周期，且每一个该辅信号的占空比为1/n，且该n个辅信号之间的相位差为360/n度。
7.根据权利要求5所述的多路复用驱动电路，其特征在于，该m个驱动单元中的一第x+1驱动单元包括：
该第x+1移位寄存器，接收该第二时钟脉冲信号、一第一电压、一第二电压、该低电压信号，并根据该第x移位寄存器所输出的该第x主信号以及一第x+2移位寄存器所输出的一第x+2主信号，产生一第x+1高压信号、该第x+1主信号、与一第x+1控制信号；以及
n个驱动级接收相对应的n个辅信号，且每一该驱动级接收该第x+1高压信号；其中，当该第x+1高压信号为该最高电压时，该n个驱动级根据n个辅信号依序产生n个栅驱动信号。
8.根据权利要求5所述的多路复用驱动电路，其特征在于，第x移位寄存器包括：
一第一晶体管，漏极接收该高栅电压，栅极接收该第x-1主信号；
一第二晶体管，漏极连接至该第一晶体管的源极，栅极接收该第x+1主信号，源极接收该低电压信号；
一第三晶体管，源极连接至该第一晶体管的源极，栅极接收该第一时钟脉冲信号；
一第四晶体管，漏极连接至该第三晶体管的漏极，栅极接收该第一时钟脉冲信号；
一负载，第一端连接至该第三晶体管的源极；
一第一非门，一输入端连接至该第三晶体管漏极；
一第二非门，一输入端连接至该第一非门的输出端，该第二非门的输出端连接至该第四晶体管的源极；
一第五晶体管，漏极接收该第一时钟脉冲信号，栅极连接至该负载的第二端；以及
一第一电容，第一端连接至该第五晶体管栅极，第二端连接至该第五晶体管源极，其中，该第五晶体管栅极输出该第x高压信号，该第五晶体管源极输出该第x主信号；
一第六晶体管T6，栅极连接至该第一非门的输出端，漏极连接至该第五晶体管源极，源极接收该低电压信号；以及
一第七晶体管漏极连接至该负载的第二端，源极连接至该第五晶体管源极，栅极连接至该第一非门输出端，其中，该第六晶体管栅极输出该第x控制信号。
9.根据权利要求8所述的多路复用驱动电路，其特征在于，每一该驱动级包括：
一第一n型驱动晶体管，具有一漏极接收该n个辅信号中的一辅信号，具有一栅极接收该第x高压信号，具有一源极产生n个栅驱动信号中的一栅驱动信号；以及
一下拉单元，连接于该第一n型驱动晶体管源极与该低电压信号之间。
10.根据权利要求5所述的多路复用驱动电路，其特征在于，第x移位寄存器包括：
一第十五晶体管，漏极接收该高栅电压，栅极接收该第x-1主信号；
一第十六晶体管，漏极连接至该第十五晶体管源极，栅极接收该第x+1主信号，源极接收该低电压信号；
一第十七晶体管，源极连接至该第十五晶体管源极，栅极接收该第一时钟脉冲信号
一第三非门，输入端连接至该第十五晶体管源极；
一第十八晶体管，漏极接收该第一时钟脉冲信号，栅极连接至该第十七晶体管漏极；
一第三电容，第一端连接至该第十八晶体管栅极，第二端连接至该第十八晶体管源极，其中，该第十八晶体管栅极输出该第x高压信号，该第十八晶体管源极输出该第x主信号；
一第十九晶体管，栅极连接至该第三非门的输出端，漏极连接至该第十八晶体管源极，源极接收该低电压信号，其中，该第十九晶体管栅极输出该第x控制信号；以及
一第二十晶体管，漏极连接至该第十八晶体管栅极，源极连接至该第十八晶体管源极，栅极连接至该第三非门输出端。
11.根据权利要求10所述的多路复用驱动电路，其特征在于，每一该驱动级包括：
一第一n型驱动晶体管，具有一漏极接收该n个辅信号中的一辅信号，具有一栅极接收该第x高压信号，具有一源极产生n个栅驱动信号中的一栅驱动信号；以及
一下拉单元，连接于该第一n型驱动晶体管源极与一低电压信号之间。
12.根据权利要求11所述的多路复用驱动电路，其特征在于，该下拉单元为一p型驱动晶体管，具有一栅极接收该第x高压信号，具有一源极连接至该第一n型驱动晶体管的源极，具有一漏极接收该低电压信号。
13.根据权利要求10所述的多路复用驱动电路，其特征在于，每一该驱动级包括：
一第一n型驱动晶体管，具有一漏极接收该n个辅信号中的一辅信号，具有一栅极接收该第x高压信号，具有一源极产生n个栅驱动信号中的一栅驱动信号；以及
一第二n型驱动晶体管，具有一漏极连接至该第一n型驱动晶体管的源极，具有一栅极接收该第x控制信号，具有一源极接收该低电压信号。
14.根据权利要求10所述的多路复用驱动电路，其特征在于，每一该驱动级包括：
一第一n型驱动晶体管，具有一漏极接收该n个辅信号中的一辅信号，具有一栅极接收该第x高压信号，具有一源极产生n个栅驱动信号中的一栅驱动信号；以及
一第二n型驱动晶体管，具有一漏极连接至该第一n型驱动晶体管的源极，具有一栅极接收该第x+1主信号，具有一源极接收该低电压信号。
15.根据权利要求10所述的多路复用驱动电路，其特征在于，每一该驱动级包括：
一第一n型驱动晶体管，具有一漏极接收该n个辅信号中的一辅信号，具有一栅极接收该第x高压信号，具有一源极产生n个栅驱动信号中的一栅驱动信号；以及
一第二n型驱动晶体管，具有一漏极连接至该第一n型驱动晶体管的源极，具有一栅极接收该第x控制信号，具有一源极接收该第x主信号。
16.根据权利要求10所述的多路复用驱动电路，其特征在于，每一该驱动级包括：
一第一n型驱动晶体管，具有一漏极接收该n个辅信号中的一辅信号，具有一栅极接收该第x高压信号，具有一源极产生n个栅驱动信号中的一栅驱动信号；以及
一第二n型驱动晶体管，具有一漏极连接至该第一n型驱动晶体管的源极，具有一栅极接收该第x控制信号，具有一源极接收该第x高压信号。
17.根据权利要求5所述的多路复用驱动电路，其特征在于，第x移位寄存器包括：
一第一开关单元，具有一第一端接收该高栅电压，具有二控制端接收该第x-1主信号与一反相的第x-1主信号；
一第二开关单元，具有一第一端连接至该第一开关单元的第二端，具有一第二端接收该低电压信号，具有二控制端接收该第x+1主信号与一反相的第x+1主信号；
一第三开关单元，具有第一端连接至该第一开关单元的第二端，具有一控制端接收该第二时钟脉冲信号或者该高栅电压；
一第四非门，输入端连接至该第一开关单元的第二端；
一第十八晶体管，漏极接收该第一时钟脉冲信号，栅极连接至该第三开关单元的第二端；
一第三电容，第一端连接至该第十八晶体管栅极，第二端连接至该第十八晶体管源极，其中，该第十八晶体管栅极输出该第x高压信号，该第十八晶体管源极输出该第x主信号；
一第五非门，输入端连接至该第十八晶体管源极，输出端产生一反相的第x主信号；
一第十九晶体管，栅极连接至该第四非门的输出端，漏极连接至该第十八晶体管源极，源极接收该低电压信号，其中，该第十九晶体管栅极输出该第x控制信号；以及
一第二十晶体管，漏极连接至该第十八晶体管栅极，源极连接至该第十八晶体管源极，栅极连接至该第四非门输出端。
18.根据权利要求17所述的多路复用驱动电路，其特征在于，该第一开关单元与该第二开关单元为传输门，该第三开关单元为一n型晶体管。
19.根据权利要求5所述的多路复用驱动电路，其特征在于，第x移位寄存器包括：
一第一开关单元，具有一第一端接收该高栅电压，具有二控制端接收该第x-1主信号与一反相的第x-1主信号；
一第二开关单元，具有一第一端连接至该第一开关单元的第二端，具有一第二端接收该低电压信号，具有二控制端接收该第x+1主信号与一反相的第x+1主信号；
一第三开关单元，具有第一端连接至该第一开关单元的第二端，具有二控制端接收该高栅电压与该低电压信号；
一第六非门，输入端连接至该第一开关单元的第二端；
一第十八晶体管，漏极接收该第一时钟脉冲信号，栅极连接至该第三开关单元的第二端；
一第三电容，第一端连接至该第十八晶体管栅极，第二端连接至该第十八晶体管源极，其中，该第十八晶体管栅极输出该第x高压信号，该第十八晶体管源极输出该第x主信号；
一第七非门，输入端连接至该第十八晶体管源极，输出端产生一反相的第x主信号；
一第十九晶体管，栅极连接至该第六非门的输出端，漏极连接至该第十八晶体管源极，源极接收该低电压信号，其中，该第十九晶体管栅极输出该第x控制信号；以及
一第二十晶体管，漏极连接至该第十八晶体管栅极，源极连接至该第十八晶体管源极，栅极连接至该第六非门输出端。
20.根据权利要求19所述的多路复用驱动电路，其特征在于，该第一开关单元、该第二开关单元、该第三开关单元为传输门。
21.根据权利要求5所述的多路复用驱动电路，其特征在于，第x移位寄存器包括：
一第一开关单元，具有一第一端接收该高栅电压，具有二控制端接收该第x-1主信号与一反相的第x-1主信号；
一第二开关单元，具有一第一端连接至该第一开关单元的第二端，具有一第二端接收该低电压信号，具有二控制端接收该第x+1主信号与一反相的第x+1主信号；
一第三开关单元，具有第一端连接至该第一开关单元的第二端，具有二控制端接收该第x-1主信号与该第x+1主信号；
一第六非门，输入端连接至该第一开关单元的第二端；
一第十八晶体管，漏极接收该第一时钟脉冲信号，栅极连接至该第三开关单元的第二端；
一第三电容，第一端连接至该第十八晶体管栅极，第二端连接至该第十八晶体管源极，其中，该第十八晶体管栅极输出该第x高压信号，该第十八晶体管源极输出该第x主信号；
一第七非门，输入端连接至该第十八晶体管源极，输出端产生一反相的第x主信号；
一第十九晶体管，栅极连接至该第六非门的输出端，漏极连接至该第十八晶体管源极，源极接收该低电压信号，其中，该第十九晶体管栅极输出该第x控制信号；以及
一第二十晶体管，漏极连接至该第十八晶体管栅极，源极连接至该第十八晶体管源极，栅极连接至该第六非门输出端。
22.根据权利要求21所述的多路复用驱动电路，其特征在于，该第一开关单元、该第二开关单元为传输门，该第三开关单元为并联的二个n型晶体管，且二个n型晶体管的栅极为该第三开关单元的二个控制端。
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