CN105280619A - 半导体结构 - Google Patents
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Abstract
本发明公开了一种半导体结构包括其上具有至少一个导电区域的基底、多个设置在基底上的筒状容器电极,其中,每个筒状容器电极具有一个与导电区域直接接触的水平部和连接该水平部的垂直侧部,以及一支撑结构,包含有多个条形部,彼此平行排列,以及多个卡环,介在相邻的两条所述多个条形部之间,其中各个所述卡环箝制固定住每个所述筒状容器电极,且所述多个条形部及多个卡环是位在同一水平面上。
Description
技术领域
本发明总体上涉及一种半导体结构。更具体地,本发明涉及一种电容器或具有单层支撑结构的电容器的圆柱状存储节点。此外,本发明还公开了一种自定位方法,以形成这种单层支撑结构。
背景技术
随着集成电路的积集度不断提高,电子元件的尺寸也被越做越小,例如,集成电路中常被利用到的电容器,它可作为动态随机存取存储器(DRAM)装置的电荷存储元件。
为了尽量减少各个电容器所占芯片面积,而另一方面又要保持一定的电容值,目前的电容器结构已变得又高又细。然而,当前电容器尺寸已接近工艺极限,故需要开发新的制程技术,使得电容器能被进一步缩放到更小的尺寸。
目前常见的电容器结构是所谓的容器状的存储节点装置。形成该等容器状的存储节点被的方法是先在一模板层或支撑结构形成高纵宽比的通孔,然后均匀沉积存储节点层。接着去除模板层,然后在容器状的存储节点层上沉积介电材料及电容器单元板。缺点是,高纵宽比的容器状存储节点在结构上显得特别薄弱、易倒塌、扭曲或从底层破裂。
为了避免高纵宽比容器状存储节点倒塌,业界已开发出一种网型支撑结构。然而,现有技术有几个缺点,例如,仍需要额外的掩模或光刻步骤,以打开支撑网氮化物层,用在形成双侧DRAM电容器。此外,由在临界尺寸继续缩小,对不准或光刻叠对偏差亦是待克服的问题。
发明内容
本发明的主要目的是提供一种具有单层支撑结构的电容器的筒状的存储节点,以解决上述公知技术的问题和缺点。
根据本发明的一实施例,一种半导体结构包括其上具有至少一个导电区域的基底、多个设置在所述基底上的筒状容器电极,其中,每个所述筒状容器电极具有一个水平部,其与所述至少一个导电区域直接接触,和连接该水平部的垂直侧部,以及一支撑结构,包含有多个条形部,彼此平行排列,以及多个卡环,介在相邻的两条所述多个条形部之间,其中各个所述卡环箝制固定住每个所述筒状容器电极,且所述多个条形部及多个卡环是位在同一水平面上。
根据本发明的一个实施例中,多个筒状容器电极排成多数列,并且其中,所述筒状容器电极中各列被两个相邻的条带夹在中间。
根据本发明的一个实施例中,所述多个条形部和多个卡环是由一单一均质材料层制成。
附图说明
图1到图10例示出一种自定位形成方法,是在结构上由一个单一层的支撑结构支撑的圆筒状存储节点的电容器的容器,其中:
图1例示出一种部分存储器矩阵的剖视图；
图2A例示出部分存储器矩阵和容器开口的上视图,图2B是沿图2A的线I-I'截取的剖视图；
图3A显示出除去顶部氧化硅层之后的容器的俯视图,图3B是沿图3A的线I-I'截取的剖视图；
图4A显示出斜角度离子注入工艺之后的容器的俯视图,图4B是沿图4A的线I-I'截取的剖视图；
图5A显示出在选择性去除未掺杂的多晶硅层之后的容器的俯视图,图5B是沿图5A的线I-I'截取的剖视图,图5C是沿图5A的线II-II'截取的剖视图；
图6A显示出在全面沉积ALD氧化层之后的容器的俯视图,图6B是沿图6A的线I-I'截取的剖视图,图6C是沿图6A的线II-II'截取的剖视图；
图7A显示出在形成环形间隙壁之后的容器的俯视图,图7B是沿图7A的线I-I'截取的剖视图,图7C是沿图7A的线II-II'截取的剖视图；
图8A显示出在去除阻挡层及掺杂层之后的容器的俯视图,图8B是沿图8A的线I-I'截取的剖视图；
图9A是表示去除PSG层之后的容器的俯视图。图9B是沿图9A的线I-I'截取的剖视图。图9C是沿图9A线II-II'截取的剖视图；以及
图10例示本发明电容器结构的剖面图。
其中，附图标记说明如下：
10基底
12导电区域
14介电层
18停止层
20USG层
22PSG层
24氮化硅层
24a环形的氮化硅间隙壁
26未掺杂的多晶硅层
26a掺杂层
28氧化硅层
30容器开孔
32容器
34阻挡层
36落差
40斜角度离子注入工艺
42条状区域
43阴影区域
52硅氧层
52a环形的硅氧间隙壁
66电容介电层
68导电层
80单层的支撑结构
R1、R2、R3列
具体实施方式
在下面的描述中,给出许多具体细节,以提供彻底理解本发明。然而,很明显的,本领域技术人员亦能在没有这些具体细节下仍可实施本发明。此外,某些公知的系统配置或处理步骤没有被详细披露,因为这些应是本领域技术人员所熟知的。
同样地,例示出该装置的实施例的附图是半示意性的,不是按比例绘制,附图中有些尺寸被夸大以为了清楚呈现。还有,为便于说明和描述,在多个实施例中若具有共同的特征,则以相同或类似的附图标记描述。
文中术语“半导体基板”,“半导体构造”和本文所用的“半导体基底”包括任何半导体材料,包括,但不限于,单块半导体材料,例如半导体芯片(单独或在包括其它材料的组合件)及半导体材料区域(无论是单独使用或以包含其它材料的组合件)。文中术语“基底”是指任何支撑结构,包括,但不限于,以上所述的半导体基底。
文中术语“水平”,如本文所用被定义为平行在该半导体基底的主要表面,而不管其方向的平面。术语“垂直”则垂直如前定义的水平方向。术语,如“上”,“上方”,“下方”,“底部”,“顶部”,“侧”(如在“侧壁”),“更高”,“下”,“上方”和“下“,均相对在如前定义的水平面。
请参阅图1至图10,首先如图1所示,提供一基底10,其上可形成集成电路元件或电路。基底10可包括单晶硅,或基本上由单晶硅所构成,以下亦称为半导体基底,或者基底10可以是半导体基底的一部分。虽然在本实施例中,基底10被绘示出为均匀的,然而在其它实施例中基底10可以包括在不同材料。例如,基底10可以对应在包含一个或多个与集成电路制造相关的材料的半导体基底或基材。在这些实施例中,上述材料可以是金属材料、阻挡层材料、扩散材料或绝缘材料等。
根据本发明实施例,至少一个导电区域12被设置在基底10,例如,所述导电区域12可以是接触件、源/汲极掺杂区,或转接垫区域。例如,当所述导电区域12是接触件的情况下,导电区域12被嵌入在介电层14,如氧化硅层。最初,导电区域12与介电层14可以覆盖有停止层18,例如氮化物蚀刻停止层。未掺杂的硅酸盐玻璃(USG)层20沉积在停止层18上。接着在USG层20上沉积一磷硅玻璃(PSG)层22,作为一个模板层,用以形成电容容器电极。然后在PSG层22上沉积氮化硅层24。未掺杂的多晶硅层26被沉积在氮化硅层24上,然后在未掺杂的多晶硅层26上沉积氧化硅层28。
如图2A及图2B所示,先进行一光刻及蚀刻工艺,在氧化硅层28、未掺杂的多晶硅层26、氮化硅层24、PSG层22、USG层20以及停止层18中蚀刻出多个密集排列的高纵宽比的容器开孔30。图2A中为简化说明,仅例示出3x3矩阵的容器开孔30。如图2B所示,各个容器开孔30均贯通氧化硅层28、未掺杂的多晶硅层26、氮化硅层24、PSG层22、USG层20以及停止层18,显露出部分的导电区域12。
接着,在氧化硅层28上及各个容器开孔30内均匀沉积均厚的导电层,例如钛或氮化钛。上述的导电层共形的覆盖住各个容器开孔30的内表面。接着,在导电层上形成一阻挡层34,并使阻挡层34完全填满容器开孔30。再利用化学机械抛光(CMP)工艺将氧化硅层28上方的导电层移除,显露出氧化硅层28的上表面。剩余的位在容器开孔30内的导电层则构成一筒状储存节点容器(下简称”容器”)32,其作为电容器的下电极。
如图3A及图3B所示,接着,将氧化硅层28完全去除,显露出未掺杂的多晶硅层26的上表面。此时,容器32的一尖端部位突出在未掺杂的多晶硅层26的上表面,构成一落差36,此落差36由氧化硅层28的厚度来决定。举例来说,可以利用氢氟酸系蚀刻液,以湿蚀刻方式选择性的去除掉氧化硅层28,而不会明显蚀刻到下方的未掺杂的多晶硅层26、容器32以及阻挡层34。
如图4A及图4B所示,继续进行一斜角度离子注入工艺40,将预定的掺质,例如硼,注入条状区域42,这些区域42不会被容器32的突出的尖端部位所遮蔽,如此构成一掺杂层26a。如图4A中所示,条状区域42彼此间隔的且互相平形的,沿着参考x轴方向延伸。各个条状区域42是位在相邻的两列的容器开孔30之间。在图4A中,仅绘示出三列R1、R2、R3的容器开孔30,其沿着参考x轴方向排列。
沿着参考x轴方向,在容器开孔30之间的阴影区域43,则不会被注入上述预定掺质。本领域的技术人员应理解上述斜角度离子注入工艺40可包含至少一次的离子注入步骤或多次的离子注入步骤,其中各离子注入步骤可以是相同或不同的注入条件,包括注入角度、能量、剂量等。在某些实施例中,可以将芯片旋转180度,以进行另一次的斜角度离子注入工艺。优选来说,容器32的突出的尖端部位具有足够的落差,以遮蔽上述斜角度离子注入。
图5A显示出在选择性去除未掺杂的多晶硅层26之后的容器的俯视图,图5B是沿图5A的线I-I'截取的剖视图,图5C是沿图5A的线II-II'截取的剖视图。如图5A、图5B及图5C所示,在阴影区域43内的未掺杂的多晶硅层26已去除,而留下条状区域42内的掺杂层26a。选择性去除阴影区域43内的未掺杂的多晶硅层26的方式可以利用稀释氨水(diluteNH4OH)、氢氧化四甲基铵(tetramethylammoniumhydroxide,TMAH)或氢氧化钾溶液。在去除阴影区域43内的未掺杂的多晶硅层26之后,显露出部分的氮化硅层24上表面。如图5A及图5C所示,条状区域42内的掺杂层26a直接接触到容器32的外侧壁表面。
图6A显示出在全面沉积ALD氧化层之后的容器的俯视图,图6B是沿图6A的线I-I'截取的剖视图,图6C是沿图6A的线II-II'截取的剖视图。如图6A、图6B及图6C所示,接着全面沉积一薄的硅氧层52。上述硅氧层52可以利用原子层沉积(ALD)法或其它类似方法形成。上述硅氧层52共形的覆盖住容器32的突出的尖端部位、氮化硅层24的显露出来的上表面,以及条状区域42内的掺杂层26a的上表面。
图7A显示出在形成环形间隙壁之后的容器的俯视图,图7B是沿图7A的线I-I'截取的剖视图,图7C是沿图7A的线II-II'截取的剖视图。如图7A、图7B及图7C所示,进行一各向异性蚀刻干蚀刻工艺,蚀刻硅氧层52,以形成一环形的硅氧间隙壁52a,其环绕着容器32的突出的尖端部位。接着,继续上述的非等向性干蚀刻工艺,蚀刻未被掺杂层26a覆盖的氮化硅层24,以形成环形的氮化硅间隙壁24a,其位在环形的硅氧间隙壁52a下方。上述环形的氮化硅间隙壁24a可在图7B中明显看到。此时,部分的PSG层22已被显露出来。
如图7C所示,条状区域42内的氮化硅层24是被掺杂层26a所遮盖住。在上述各向异性蚀刻干蚀刻工艺中,掺杂层26a作为一蚀刻抵挡层,保护住条状区域42内的氮化硅层24,使其不被蚀刻。当然,掺杂层26a的一部份上层可能在上述非等向性干蚀刻工艺中被消耗掉。上述的环形的氮化硅间隙壁24a在结构上仍与条状区域42内的氮化硅层24相连结。
图8A显示出在去除阻挡层及掺杂层之后的容器的俯视图,图8B是沿图8A的线I-I'截取的剖视图。如图8A及图8B所示,接着将容器开孔30内的阻挡层34完全去除,显露出容器32的内表面。可以利用一干蚀刻工艺来去除阻挡层34。接着,环形的硅氧间隙壁52a以及剩下的掺杂层26a也被完全去除。环形的硅氧间隙壁52a以及剩下的掺杂层26a可以利用湿蚀刻方式去除,例如,利用氨水溶液及稀释氢氟酸溶液。上述氨水溶液可以选择性的去除剩下的掺杂层26a,而不会攻击金属、氧化硅及氮化硅。
如图8A所示,箝住容器32颈部的环形的氮化硅间隙壁24a在结构上与条状区域42内的氮化硅层24相连结,形成一单层的支撑结构80。上述环形的氮化硅间隙壁24a作为一卡环,与沿着参考x轴延伸,在条状区域42内的氮化硅层24共同牢固的夹住容器32。值得注意的是,上述环形的氮化硅间隙壁24a与在条状区域42内的氮化硅层24是位在同一水平面上,且是一体成型,亦即,由单一均质材料层所构成。例如,在此实施例中,是由单一层氮化硅层所构成的。上述环形的氮化硅间隙壁24a与在条状区域42内的氮化硅层24均同时与容器32颈部直接接触。值得注意的是,上述单层的支撑结构80不会与容器32的尖端部位的最顶部接触,而仅接触到容器32颈部。
图9A显示出在去除PSG层之后的容器的俯视图,图9B是沿图9A的线I-I'截取的剖视图,图9C是沿图9A的线II-II'截取的剖视图。如图9A、图9B、图9C所示,接着利用一氢氟酸系的湿蚀刻液以完全去除PSG层22,以显露出容器32的外侧壁。本领域的技术人员应理解,环形的氮化硅间隙壁24a的厚度可能因为氢氟酸系的湿蚀刻液的攻击而变薄。有可能在上述湿蚀刻过程中,环形的氮化硅间隙壁24a全部被消耗掉,如此一来,各列的容器主要由在相邻区域42内条状的氮化硅层24来负责支撑。
图10例示本发明电容器结构的剖面图。如图10所示,接着进行一化学气相沉积(CVD)工艺,在容器32的内侧壁及外侧壁上共形的沉积一电容介电层66。上述电容介电层66亦均匀的覆盖环形的氮化硅间隙壁24a以及USG层20的上表面。举例来说,上述电容介电层66可以包含氧化锆(ZrOx),但不限在此。接着,在电容介电层66上沉积一导电层68,作为电容器的上电盘。举例来说,上述导电层68可以包含氮化钛、钨、N+掺杂多晶硅,或以上组合
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种半导体结构,其特征在于包含有:
一基底,所述基底上具有至少一个导电区域；
多个设置在所述基底上的筒状容器电极,其中,每个所述筒状容器电极具有一个水平部,所述水平部与所述至少一个导电区域直接接触,以及连接该水平部的一垂直侧部；以及
一支撑结构,包含有多个条形部,彼此平行排列,以及多个卡环,介在相邻的两条所述多个条形部之间,其中各个所述卡环箝制固定住每个所述筒状容器电极,且所述多个条形部及多个卡环是位在同一水平面上。
2.根据权利要求1所述的半导体结构,其特征在于所述筒状容器电极排列成多列,又其中各列的筒状容器电极是被相邻两条的所述多个条形部夹设其中。
3.根据权利要求1所述的半导体结构,其特征在于所述多个条形部和多个卡环是由一单一均质材料层制成。
4.根据权利要求3所述的半导体结构,其特征在于单一均质材料层是为氮化硅层。
5.根据权利要求1所述的半导体结构,其特征在于所述多个条形部和多个卡环是一体成型的。
6.根据权利要求1所述的半导体结构,其特征在于所述多个条形部和多个卡环均与该垂直侧部的一颈部直接接触。
7.根据权利要求6所述的半导体结构,其特征在于该支撑结构不会直接接触到该垂直侧部的最顶端部位。
8.根据权利要求1所述的半导体结构,其特征在于所述至少一个导电区域包含钨金属接触元件。
9.一种半导体结构,其特征在在包含有:
一基底,所述基底上具有一导电区域；
至少一筒状容器电极,设置在该导电区域上；以及
一支撑结构,包含有至少两个条形部,彼此平行排列,以及至少一卡环,介在所述两个条形部之间,其中所述卡环箝制固定住所述筒状容器电极。
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