CN105280515A - 测试芯片制造过程中电荷累积的方法 - Google Patents

测试芯片制造过程中电荷累积的方法 Download PDF

Info

Publication number
CN105280515A
CN105280515A CN201510695080.1A CN201510695080A CN105280515A CN 105280515 A CN105280515 A CN 105280515A CN 201510695080 A CN201510695080 A CN 201510695080A CN 105280515 A CN105280515 A CN 105280515A
Authority
CN
China
Prior art keywords
wafer
charge accumulation
dielectric layer
surface potential
test chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510695080.1A
Other languages
English (en)
Inventor
孙访策
李志国
欧少敏
杨勇
管宝辉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201510695080.1A priority Critical patent/CN105280515A/zh
Publication of CN105280515A publication Critical patent/CN105280515A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

本发明提供了一种测试芯片制造过程中电荷累积的方法，包括：先制备长有介质层的多个晶圆；使得所述多个晶圆中的第一部分晶圆经由第一工艺腔进行刻蚀处理；使得所述多个晶圆中的第二部分晶圆经由第二工艺腔进行刻蚀处理；测量经过刻蚀之后所述第一部分晶圆和所述第二部分晶圆的介质层的表面电势和平带电压；分析所述第一部分晶圆和所述第二部分晶圆的介质层的表面电势数据和平带电压数据；根据分析结果判断第一工艺腔和第二工艺腔是否存在异常。

Description

测试芯片制造过程中电荷累积的方法
技术领域
本发明涉及半导体制造领域，更具体地说，本发明涉及一种测试芯片制造过程中电荷累积的方法。
背景技术
在芯片制造过程中，经常会使用带等离子体的工艺，例如等离子增强化学气相淀积(PECVD)、等离子刻蚀等，这些工艺均会在晶圆上造成电荷累积。电荷累积有可能会对芯片中的器件造成性能的影响，严重的甚至会在芯片制造过程中发生电弧放电，从而造成芯片报废。因此，需要使用检测手段去检测芯片制造过程中的电荷累积量，从而利于对工艺的性能检测、评估和工艺异常的排查。
但是传统的电荷累积量的测试方法比较间接，例如使用晶体管的电容电压曲线(C-Vcurve)的偏移来间接地推断工艺过程中的电荷累积量。这种方式的缺点在于，首先，它需要有特定的测试结构；其次，它需要有晶体管和金属引线，测试的样品制备十分繁杂；再次，由于样品的制备繁杂，会引入更多影响晶体管电容电压曲线的因素，影响工程判断；最后，由于样品的制备繁杂，该方法难以作为生产线上实时监测的方法。另外，传统方法难以快速确定异常工艺，异常工艺腔体的异常位置和异常原因。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够操作简单且快速有效的测试芯片制造过程中电荷累积的方法。
为了实现上述技术目的，根据本发明，提供了一种测试芯片制造过程中电荷累积的方法，包括：
第一步骤：制备长有介质层的多个晶圆；
第二步骤：使得所述多个晶圆中的第一部分晶圆经由第一工艺腔进行刻蚀处理；
第三步骤：使得所述多个晶圆中的第二部分晶圆经由第二工艺腔进行刻蚀处理；
第四步骤：测量经过刻蚀之后所述第一部分晶圆和所述第二部分晶圆的介质层的表面电势和平带电压；
第五步骤：分析所述第一部分晶圆和所述第二部分晶圆的介质层的表面电势数据和平带电压数据；
第六步骤：根据分析结果判断第一工艺腔和第二工艺腔是否存在异常。
优选地，在第一工艺腔和/或第二工艺腔存在异常的情况下，根据分析结果判断异常类型。
优选地，在第五步骤中，对比分析所述第一部分晶圆和所述第二部分晶圆的介质层的表面电势数据和平带电压数据的发散性。
优选地，在第五步骤中，对比分析所述第一部分晶圆和所述第二部分晶圆的介质层的表面电势和平带电压的表面电势分布图。
优选地，所述介质层为氧化硅层。
优选地，所述介质层为氮化硅层。
优选地，所述介质层为氧化氮化硅层
优选地，所述第一部分晶圆是所述多个晶圆的一半。
优选地，所述第二部分晶圆是所述多个晶圆的另一半。
本发明通过测量晶圆的介质层的表面电势和平带电压可以反推介质层上积累的电荷种类和电荷量。本发明的该测试方法，除了可以用于与电荷累积相关的工艺的性能检测、评估和工艺异常的排查而且成本较低外，该方法的显著优点还包括可以方便地建立生产线上的实时监测。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1示意性地示出了介质层没有电荷时的硅能带图。
图2示意性地示出了电荷对表面电势和硅能带图的影响。
图3示意性地示出了介质层电荷累积对平带电压的影响。
图4示意性地示出了根据本发明优选实施例的测试芯片制造过程中电荷累积的方法的流程图。
图5示意性地示出了从经过第一工艺腔的晶圆测得的表面电势显微图。
图6示意性地示出了从经过第二工艺腔的晶圆测得的表面电势显微图。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
发明人有利地发现，芯片制造淀积的介质层(包括氧化硅，氮化硅，氧化氮化硅)导电不佳，易于积累电荷，在芯片制造过程中产生的电荷会在介质层上保留下来。介质层具有本征的表面电势和平带电压值，工艺过程中积累的电荷会使得介质层的表面电势和平带电压发生变化。
如图1、2和3所示，其中图1示意性地示出了介质层没有电荷时的硅能带图，图2示意性地示出了电荷对表面电势Vsi和硅能带图的影响，图3示意性地示出了介质层电荷累积对平带电压Vfb的影响。
通过测量晶圆的介质层的表面电势和平带电压可以反推介质层上积累的电荷种类和电荷量。该测试方法，除了可以用于与电荷累积相关的工艺的性能检测、评估和工艺异常的排查而且成本较低外，该方法的显著优点是可以方便地建立生产线上的实时监测。
工艺过程中产生的电荷在晶圆上的不同位置会有不同的分布，而这种分布是和工艺腔体的设计结构紧密相关的。通过测试整片晶圆的表面电势或平带电压值并根据坐标作图，可以容易地对比不同工艺腔的区别。根据图案的特征，可以更快地定位工艺腔异常的位置和相关的部件，从而更快地锁定工艺异常的原因。
图4示意性地示出了根据本发明优选实施例的测试芯片制造过程中电荷累积的方法的流程图。
如图所示，根据本发明优选实施例的测试芯片制造过程中电荷累积的方法包括：
第一步骤S1：先制备长有介质层的多个晶圆；例如，所述介质层为氧化硅层、氮化硅层或者氧化氮化硅层。
第二步骤S2：使得所述多个晶圆中的第一部分晶圆(例如，所述多个晶圆的一半)经由第一工艺腔进行刻蚀处理；
第三步骤S3：使得所述多个晶圆中的第二部分晶圆(例如，所述多个晶圆的另一半)经由第二工艺腔进行刻蚀处理；
第四步骤S4：测量经过刻蚀之后所述第一部分晶圆和所述第二部分晶圆的介质层的表面电势和平带电压。
第五步骤S5：分析所述第一部分晶圆和所述第二部分晶圆的介质层的表面电势数据和平带电压数据。
例如，在第五步骤S5中，可以对比分析所述第一部分晶圆和所述第二部分晶圆的介质层的表面电势数据和平带电压数据的发散性。或者，在第五步骤S5中，可以对比分析所述第一部分晶圆和所述第二部分晶圆的介质层的表面电势和平带电压的表面电势分布图。
第六步骤S6：根据分析结果判断第一工艺腔和第二工艺腔是否存在异常。而且，优选地，在第一工艺腔和/或第二工艺腔存在异常的情况下，还可以根据分析结果判断异常类型。
具体地，在具体示例中，可以先制备长有氮化硅薄膜的晶圆共4片，然后各有2片经过两个工艺腔进行相同的刻蚀工艺，其中一个第一工艺腔已被证明有更高几率发生电弧放电，即在刻蚀过程中会产生大量的电荷，另外一个第二工艺腔是正常的。再测量介质层的表面电势和平带电压。由于氮化硅本征的表面电势是负值，介质层经第一工艺腔加工后的表面电势为正值，说明在加工过程中累积了大量的正电荷。另外，经过第一工艺腔加工后，2片晶圆介质层的表面电势和平带电压数据比较发散，反映了工艺腔对介质层有显著的影响，即2片晶圆介质层所积累的电荷量不相同。而第二工艺腔组数据收敛，更加反映介质层材料本征的特性。
第一工艺腔为异常工艺腔，第二工艺腔为正常工艺腔，根据第一工艺腔和第二工艺腔的表面电势图对比(如图5和图6所示的表面电势显微图所示)，两者的差别主要在于晶圆的中心区域，而该区域对应的是腔体内静电吸盘的位置，而且图案的圆形特点也与静电吸盘的几何特征相符。根据上述分析，就能很快锁定了工艺异常是与第一工艺腔的静电吸盘相关。
需要说明的是，虽然以两个工艺腔(第一工艺腔和第二工艺腔)的情况说明了本发明，但是本发明显然适用于更多工艺腔的情况。而且，本发明同样适用于仅仅针对一个工艺腔的情况，在这种情况下，可以对单个工艺腔的晶圆的数据进行分析即可。
此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (9)

1.一种测试芯片制造过程中电荷累积的方法，其特征在于包括：
第一步骤：制备长有介质层的多个晶圆；
第二步骤：使得所述多个晶圆中的第一部分晶圆经由第一工艺腔进行刻蚀处理；
第三步骤：使得所述多个晶圆中的第二部分晶圆经由第二工艺腔进行刻蚀处理；
第四步骤：测量经过刻蚀之后所述第一部分晶圆和所述第二部分晶圆的介质层的表面电势和平带电压；
第五步骤：分析所述第一部分晶圆和所述第二部分晶圆的介质层的表面电势数据和平带电压数据；
第六步骤：根据分析结果判断第一工艺腔和第二工艺腔是否存在异常。
2.根据权利要求1所述的测试芯片制造过程中电荷累积的方法，其特征在于还包括：在第一工艺腔和/或第二工艺腔存在异常的情况下，根据分析结果判断异常类型。
3.根据权利要求1或2所述的测试芯片制造过程中电荷累积的方法，其特征在于，在第五步骤中，对比分析所述第一部分晶圆和所述第二部分晶圆的介质层的表面电势数据和平带电压数据的发散性。
4.根据权利要求1或2所述的测试芯片制造过程中电荷累积的方法，其特征在于，在第五步骤中，对比分析所述第一部分晶圆和所述第二部分晶圆的介质层的表面电势和平带电压的表面电势分布图。
5.根据权利要求1或2所述的测试芯片制造过程中电荷累积的方法，其特征在于，所述介质层为氧化硅层。
6.根据权利要求1或2所述的测试芯片制造过程中电荷累积的方法，其特征在于，所述介质层为氮化硅层。
7.根据权利要求1或2所述的测试芯片制造过程中电荷累积的方法，其特征在于，所述介质层为氧化氮化硅层。
8.根据权利要求1或2所述的测试芯片制造过程中电荷累积的方法，其特征在于，所述第一部分晶圆是所述多个晶圆的一半。
9.根据权利要求1或2所述的测试芯片制造过程中电荷累积的方法，其特征在于，所述第二部分晶圆是所述多个晶圆的另一半。
CN201510695080.1A 2015-10-22 2015-10-22 测试芯片制造过程中电荷累积的方法 Pending CN105280515A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510695080.1A CN105280515A (zh) 2015-10-22 2015-10-22 测试芯片制造过程中电荷累积的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510695080.1A CN105280515A (zh) 2015-10-22 2015-10-22 测试芯片制造过程中电荷累积的方法

Publications (1)

Publication Number Publication Date
CN105280515A true CN105280515A (zh) 2016-01-27

Family

ID=55149317

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510695080.1A Pending CN105280515A (zh) 2015-10-22 2015-10-22 测试芯片制造过程中电荷累积的方法

Country Status (1)

Country Link
CN (1) CN105280515A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108598013A (zh) * 2018-04-19 2018-09-28 上海华力微电子有限公司 一种晶圆的测试方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08313486A (ja) * 1995-05-19 1996-11-29 Advanced Display:Kk 絶縁性基板の静電気電荷量の検出方法およびその検出装置
US6251697B1 (en) * 1998-10-23 2001-06-26 Agere Systems Guardian Corp. Non-contact method for monitoring and controlling plasma charging damage in a semiconductor device
CN1499601A (zh) * 2002-11-07 2004-05-26 ��ʽ����뵼����Դ�о��� 半导体器件的评估方法、制造方法及器件设计管理系统
CN101644898A (zh) * 2008-08-06 2010-02-10 上海华虹Nec电子有限公司 不同倍率光刻机之间的套刻精度的测量方法
CN103367103A (zh) * 2012-03-28 2013-10-23 无锡华润上华科技有限公司 半导体产品生产方法及系统

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08313486A (ja) * 1995-05-19 1996-11-29 Advanced Display:Kk 絶縁性基板の静電気電荷量の検出方法およびその検出装置
US6251697B1 (en) * 1998-10-23 2001-06-26 Agere Systems Guardian Corp. Non-contact method for monitoring and controlling plasma charging damage in a semiconductor device
CN1499601A (zh) * 2002-11-07 2004-05-26 ��ʽ����뵼����Դ�о��� 半导体器件的评估方法、制造方法及器件设计管理系统
CN101644898A (zh) * 2008-08-06 2010-02-10 上海华虹Nec电子有限公司 不同倍率光刻机之间的套刻精度的测量方法
CN103367103A (zh) * 2012-03-28 2013-10-23 无锡华润上华科技有限公司 半导体产品生产方法及系统

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108598013A (zh) * 2018-04-19 2018-09-28 上海华力微电子有限公司 一种晶圆的测试方法
CN108598013B (zh) * 2018-04-19 2021-03-05 上海华力微电子有限公司 一种晶圆的测试方法

Similar Documents

Publication Publication Date Title
JP5837012B2 (ja) モニタリング方法、プラズマモニタリング方法、モニタリングシステム及びプラズマモニタリングシステム
CN102842518B (zh) 多晶硅假栅移除后的监控方法
CN102148137B (zh) Mim电容器及其形成工艺
CN101281898A (zh) 栅介质层完整性的测试结构、其形成方法及其测试方法
CN103871922A (zh) 采用电压衬度测试结构检测多晶硅栅极刻蚀缺陷的方法
WO2022188521A1 (zh) 气压传感器芯片及其制备方法
CN103822948B (zh) 半导体器件的测试方法
CN105280515A (zh) 测试芯片制造过程中电荷累积的方法
US9070652B2 (en) Test structure for semiconductor process and method for monitoring semiconductor process
CN103943527B (zh) 采用电容测试结构检测多晶硅栅极刻蚀缺陷的方法
CN103943608B (zh) 一种检测多晶硅残留的测试结构
CN103824802B (zh) 半导体结构的形成方法
CN103904000B (zh) 采用电容衬度测试结构检测多晶硅底部桥连缺陷的方法
US11362084B2 (en) ESD protection
CN105719983B (zh) 栅氧化层厚度实时监控方法
CN104217973A (zh) 检测多晶硅栅极氧化层缺失的方法
CN107919291B (zh) 一种硅通孔测试结构及其测试方法
CN103367141B (zh) 功函数测试方法
CN103500721B (zh) 量测通孔与下层金属线对准偏差的方法
CN101996909A (zh) 半导体器件灰化制程的检测方法和电特性的检测方法
CN204167264U (zh) 静电检测结构
CN103515265B (zh) 通孔与下层金属线对准偏差的检测方法
JP6502490B2 (ja) Ｔｆｔにおけるｍｉｓ構造設計の制御方法及び制御システム
CN202473870U (zh) 工艺参数检测晶圆
CN104916562A (zh) 闪存单元耦合比监测方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20160127