CN104217973A - 检测多晶硅栅极氧化层缺失的方法 - Google Patents

检测多晶硅栅极氧化层缺失的方法 Download PDF

Info

Publication number
CN104217973A
CN104217973A CN201410443665.XA CN201410443665A CN104217973A CN 104217973 A CN104217973 A CN 104217973A CN 201410443665 A CN201410443665 A CN 201410443665A CN 104217973 A CN104217973 A CN 104217973A
Authority
CN
China
Prior art keywords
oxide layer
gate oxide
polysilicon gate
trap
monocrystalline silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410443665.XA
Other languages
English (en)
Other versions
CN104217973B (zh
Inventor
范荣伟
陈宏璘
龙吟
顾晓芳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN201410443665.XA priority Critical patent/CN104217973B/zh
Publication of CN104217973A publication Critical patent/CN104217973A/zh
Application granted granted Critical
Publication of CN104217973B publication Critical patent/CN104217973B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/24—Optical enhancement of defects or not directly visible states, e.g. selective electrolytic deposition, bubbles in liquids, light emission, colour change

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

本发明提供了一种检测多晶硅栅极氧化层缺失的方法，包括：使得期望检测多晶硅栅极氧化层缺失的晶圆流片到执行完多晶硅栅极氧化层生成工艺，从而在衬底中形成通过隔离区相互隔开的第一阱、第二阱和第三阱，并且在硅片表面形成氧化层；其中，所述氧化层包括第一阱上形成的较厚的第一氧化层，以及在第二阱或第三阱上形成的用于形成多晶硅栅极氧化层的较薄的氧化层；以所述氧化层作为阻挡层对晶圆整体进行有源区的单晶硅刻蚀，其中多晶硅栅极氧化层缺失位置处的单晶硅将被消耗从而形成单晶硅损耗缺陷；通过检测单晶硅损耗缺陷来确定多晶硅栅极缺失情况。

Description

检测多晶硅栅极氧化层缺失的方法
技术领域
本发明涉及半导体制造领域，更具体地说，本发明涉及一种检测多晶硅栅极氧化层缺失的方法。
背景技术
随着半导体产品器件尺寸的微缩以及工艺的进步，越来越多的微小缺陷都将对产品良率产生巨大影响，尤其是作为关键层之一的多晶硅栅极氧化层的沉积，如果有局部的多晶硅栅极氧化层沉积不足或者缺失，将严重影响器件的功能，从而造成良率缺失，如图1所示为由多晶硅栅极氧化层缺失造成的漏点问题的失效分析。
目前，针对此类问题的检测方法非常有限，由于氧化硅栅极非常薄，并且透光性非常强，导致其微小的缺失无法被光学系统检测到；而其造成的漏点问题只是众多漏点问题之一，很难通过电性缺陷的检测方式有效甄别此问题，同时电性缺陷的问题通常只有在中段才最灵敏，对问题的澄清需要大量的时间周期，非常不利。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够迅速准确地检测出多晶硅栅极氧化层缺失问题的方法。
为了实现上述技术目的，根据本发明，提供了一种检测多晶硅栅极氧化层缺失的方法，其特征在于包括：使得期望检测多晶硅栅极氧化层缺失的晶圆流片到执行完多晶硅栅极氧化层生成工艺，从而在衬底中形成通过隔离区相互隔开的第一阱、第二阱和第三阱，并且在硅片表面形成氧化层；其中，所述氧化层包括第一阱上形成的较厚的第一氧化层，以及在第二阱或第三阱上形成的用于形成多晶硅栅极氧化层的较薄的氧化层；以所述氧化层作为阻挡层对晶圆整体进行有源区的单晶硅刻蚀，其中多晶硅栅极氧化层缺失位置处的单晶硅将被消耗从而形成单晶硅损耗缺陷；通过检测单晶硅损耗缺陷来确定多晶硅栅极缺失情况。
优选地，第二阱为N阱，第三阱是P阱。
根据本发明，还提供了一种检测多晶硅栅极氧化层缺失的方法，包括：使得期望检测多晶硅栅极氧化层缺失的晶圆流片到执行完多晶硅栅极氧化层生成工艺，从而在衬底中形成通过隔离区相互隔开的多个阱，并且在所述多个阱上形成用于形成多晶硅栅极氧化层的氧化层；以所述氧化层作为阻挡层对晶圆整体进行有源区的单晶硅刻蚀，其中多晶硅栅极氧化层缺失位置处的单晶硅将被消耗从而形成单晶硅损耗缺陷；通过检测单晶硅损耗缺陷来确定多晶硅栅极缺失情况。
优选地，所述多个阱包括N阱和/或P阱。
在本发明中，通过以多晶硅栅极氧化层作为阻挡层对所检测晶圆进行额外的刻蚀工艺，以便在多晶硅栅极氧化层缺失的位置产生有源区单晶硅的损失，由此可以通过检查单晶硅的损失反应实际的多晶硅栅极氧化层缺失问题。由此，本发明提供一种可以快速有效地检测此类多晶硅栅极氧化层缺失缺陷的方法，为问题的解决提供数据参考，并缩短缺陷检测与问题解决的时间周期。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1示意性地示出了正常的多晶硅栅极氧化层生长示意图。
图2示意性地示出了异常的多晶硅栅极氧化层生长示意图。
图3和图4示意性地示出了根据本发明优选实施例的检测多晶硅栅极氧化层缺失的方法。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
本发明的技术原理在于，通过以多晶硅栅极氧化层作为阻挡层对所检测晶圆进行额外的刻蚀工艺，以便将多晶硅栅极氧化层缺失的位置产生有源区单晶硅的损失，由此可以通过检查单晶硅的损失反应实际的多晶硅栅极氧化层缺失问题。
参考图1至图4来描述根据本发明优选实施例的检测多晶硅栅极氧化层缺失的方法。
如图1至图4所示，根据本发明优选实施例的检测多晶硅栅极氧化层缺失的方法包括：
使得期望检测多晶硅栅极氧化层缺失的晶圆正常流片到执行完多晶硅栅极氧化层生成工艺，此时如图1，在衬底100中形成通过隔离区相互隔开的第一阱200、第二阱300和第三阱400，并且在硅片表面形成氧化层。
如图1和图2所示，分别为正常和异常的多晶硅栅极氧化层生长情况示意图，在正常情况下第一阱200上会形成较厚的第一氧化层500，而同时在第二阱(例如N阱)300和第三阱(例如P阱)300会分别形成用于形成多晶硅栅极氧化层的较薄的栅极氧化层600和较薄的栅极氧化层700(如图1所示)；但是，在存在多晶硅栅极缺失的异常情况下(如图2所示)，N阱300和/或P阱400上的较薄的氧化层会缺失(图2示出了N阱300上缺失多晶硅栅极的情况)。然而，由于这个氧化层缺失缺陷太薄(不明显)，如果直接检测这个缺陷，则往往无法快速有效地将其直接检测出来。
需要说明的是，此处的较厚和较薄是第一氧化层500与用于形成多晶硅栅极氧化层的氧化层600和氧化层700的相对而言的概念。
以第一氧化层500和栅极氧化层(正常情况下包括较薄的栅极氧化层600和较薄的栅极氧化层700，在有缺陷的情况下，可能包括较薄的栅极氧化层600或较薄的栅极氧化层700)作为阻挡层对晶圆整体进行有源区的单晶硅刻蚀，如图3所示；在该步骤中，多晶硅栅极氧化层缺失位置的单晶硅将被消耗从而形成单晶硅损耗缺陷800(具体地，单晶硅损耗缺陷800可以是一个凹陷)，如图4所示。该刻蚀步骤的目的就是为了在多晶硅栅极氧化层缺失位置形成单晶硅损耗缺陷800，换言之将多晶硅栅极氧化层缺失转换成单晶硅损耗缺陷800。
此时，可以看出，而且本领域技术人员可以理解的是，刻蚀后的形成为凹陷的单晶硅损耗缺陷800相对于图2所示的氧化层缺失缺陷更容易被快速有效地检测出来。
由此，随后可通过检测易于快速有效地检查的单晶硅损耗缺陷800来确定原本不容易被直接检测出来的多晶硅栅极缺失缺陷，即，本发明能够更方便快捷地最终反映多晶硅栅极氧化层缺失问题。
需要说明的是，以上提供了硅片中包括加厚的用于形成其它器件的第一阱200上的氧化层500的情况，但是本发明可以用于硅片上没有该氧化层500的情况。
由此，本发明提供一种可以快速有效地检测此类原本不容易被直接检测出来的多晶硅栅极氧化层缺失缺陷的方法，为问题的解决提供数据参考，并缩短缺陷检测与问题解决的时间周期。
即，根据本发明的另一实施例，可以通过执行下述步骤来实现本发明：使得期望检测多晶硅栅极氧化层缺失的晶圆流片到执行完多晶硅栅极氧化层生成工艺，从而在衬底中形成通过隔离区相互隔开的多个阱(N阱和/或P阱)，并且在所述多个阱上形成用于形成多晶硅栅极氧化层的氧化层；以所述氧化层作为阻挡层对晶圆整体进行有源区的单晶硅刻蚀，其中多晶硅栅极氧化层缺失位置处的单晶硅将被消耗从而形成单晶硅损耗缺陷；通过检测单晶硅损耗缺陷来确定多晶硅栅极缺失情况。
例如，可以以40纳米产品为例，在薄多晶硅栅极生长完毕后，对多晶硅栅极缺陷进行实验设计，并对所作的实验晶圆进行刻蚀，由于刻蚀是以多晶硅栅极作为阻挡层，并且消耗的是有源区，所以栅极缺失的位置底部的有源区将很快被消耗，被消耗的有源区将很容易被光学扫描检测出来，从而实现对实验设计结果的评估。本发明能够通过对被检测晶圆进行额外的刻蚀工艺迅速准确地检测出多晶硅栅极氧化层缺失问题，为实验设计以及问题解决提供数据依据，大大减少缺陷检测与问题解决的时间周期。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (4)

1.一种检测多晶硅栅极氧化层缺失的方法，其特征在于包括：
使得期望检测多晶硅栅极氧化层缺失的晶圆流片到执行完多晶硅栅极氧化层生成工艺，从而在衬底中形成通过隔离区相互隔开的第一阱、第二阱和第三阱，并且在硅片表面形成氧化层；其中，所述氧化层包括第一阱上形成的较厚的第一氧化层，以及在第二阱或第三阱上形成的用于形成多晶硅栅极氧化层的较薄的氧化层；
以所述氧化层作为阻挡层对晶圆整体进行有源区的单晶硅刻蚀，其中多晶硅栅极氧化层缺失位置处的单晶硅将被消耗从而形成单晶硅损耗缺陷；
通过检测单晶硅损耗缺陷来确定多晶硅栅极缺失情况。
2.根据权利要求1所述的检测多晶硅栅极氧化层缺失的方法，其特征在于，第二阱为N阱，第三阱是P阱。
3.一种检测多晶硅栅极氧化层缺失的方法，其特征在于包括：
使得期望检测多晶硅栅极氧化层缺失的晶圆流片到执行完多晶硅栅极氧化层生成工艺，从而在衬底中形成通过隔离区相互隔开的多个阱，并且在所述多个阱上形成用于形成多晶硅栅极氧化层的氧化层；
以所述氧化层作为阻挡层对晶圆整体进行有源区的单晶硅刻蚀，其中多晶硅栅极氧化层缺失位置处的单晶硅将被消耗从而形成单晶硅损耗缺陷；
通过检测单晶硅损耗缺陷来确定多晶硅栅极缺失情况。
4.根据权利要求3所述的检测多晶硅栅极氧化层缺失的方法，其特征在于，所述多个阱包括N阱和/或P阱。
CN201410443665.XA 2014-09-02 2014-09-02 检测多晶硅栅极氧化层缺失的方法 Active CN104217973B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410443665.XA CN104217973B (zh) 2014-09-02 2014-09-02 检测多晶硅栅极氧化层缺失的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410443665.XA CN104217973B (zh) 2014-09-02 2014-09-02 检测多晶硅栅极氧化层缺失的方法

Publications (2)

Publication Number Publication Date
CN104217973A true CN104217973A (zh) 2014-12-17
CN104217973B CN104217973B (zh) 2017-03-08

Family

ID=52099340

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410443665.XA Active CN104217973B (zh) 2014-09-02 2014-09-02 检测多晶硅栅极氧化层缺失的方法

Country Status (1)

Country Link
CN (1) CN104217973B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104701209A (zh) * 2015-03-30 2015-06-10 上海华力微电子有限公司 栅氧层缺陷检测方法及器件失效定位方法
CN108091585A (zh) * 2017-12-15 2018-05-29 德淮半导体有限公司 氧化物的刻蚀工艺的监测方法
CN109643670A (zh) * 2016-09-07 2019-04-16 信越半导体株式会社 贴合用基板的表面缺陷的评价方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200415736A (en) * 2002-07-30 2004-08-16 Komatsu Denshi Kinzoku Kk Method for detecting defect of silicon wafer
CN101996911A (zh) * 2009-08-26 2011-03-30 中芯国际集成电路制造(上海)有限公司 对栅氧化层进行失效分析的方法
CN102017069A (zh) * 2008-07-02 2011-04-13 信越半导体股份有限公司 单晶硅晶片、单晶硅晶片的制造方法以及单晶硅晶片的评价方法
CN102082086A (zh) * 2009-12-01 2011-06-01 无锡华润上华半导体有限公司 半导体制造方法
JP5071304B2 (ja) * 2008-08-22 2012-11-14 信越半導体株式会社 半導体ウエーハ及び半導体ウエーハの製造方法並びに半導体ウエーハの評価方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200415736A (en) * 2002-07-30 2004-08-16 Komatsu Denshi Kinzoku Kk Method for detecting defect of silicon wafer
CN102017069A (zh) * 2008-07-02 2011-04-13 信越半导体股份有限公司 单晶硅晶片、单晶硅晶片的制造方法以及单晶硅晶片的评价方法
JP5071304B2 (ja) * 2008-08-22 2012-11-14 信越半導体株式会社 半導体ウエーハ及び半導体ウエーハの製造方法並びに半導体ウエーハの評価方法
CN101996911A (zh) * 2009-08-26 2011-03-30 中芯国际集成电路制造(上海)有限公司 对栅氧化层进行失效分析的方法
CN102082086A (zh) * 2009-12-01 2011-06-01 无锡华润上华半导体有限公司 半导体制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104701209A (zh) * 2015-03-30 2015-06-10 上海华力微电子有限公司 栅氧层缺陷检测方法及器件失效定位方法
CN109643670A (zh) * 2016-09-07 2019-04-16 信越半导体株式会社 贴合用基板的表面缺陷的评价方法
CN109643670B (zh) * 2016-09-07 2022-10-11 信越半导体株式会社 贴合用基板的表面缺陷的评价方法
CN108091585A (zh) * 2017-12-15 2018-05-29 德淮半导体有限公司 氧化物的刻蚀工艺的监测方法

Also Published As

Publication number Publication date
CN104217973B (zh) 2017-03-08

Similar Documents

Publication Publication Date Title
US20090007681A1 (en) Small gauge pressure sensor using wafer bonding and electrochemical etch stopping
CN103178206A (zh) 用于三轴磁传感器的刻蚀方法
CN104217973A (zh) 检测多晶硅栅极氧化层缺失的方法
CN103871922A (zh) 采用电压衬度测试结构检测多晶硅栅极刻蚀缺陷的方法
CN103972214A (zh) 具有低应力薄膜间隙的贯穿硅穿孔装置及其形成方法
CN104716066B (zh) 一种侦测图形底部光刻胶残留的缺陷检测方法
CN102683173B (zh) 减少晶圆电弧放电的方法以及集成电路制造方法
CN104078379A (zh) 一种通孔刻蚀不足的检测方法
CN104091769A (zh) 一种通孔刻蚀不足的检测方法
CN104201131B (zh) 评估多晶硅栅极氧化层缺失缺陷的方法
CN103822948B (zh) 半导体器件的测试方法
CN104003350B (zh) 一种体硅谐振式压力传感器的圆片级真空封装方法
CN105502278A (zh) 空腔薄膜及其制造方法
CN106093471B (zh) 一种含有自检测功能的面内压阻式加速度传感器及其制造方法
CN102034891A (zh) 选择性射极结构的电极图形的对齐方法
CN109166868A (zh) 一种阵列基板及其制备方法、显示面板
CN102173377B (zh) 半导体器件及其制造方法
CN103904000B (zh) 采用电容衬度测试结构检测多晶硅底部桥连缺陷的方法
CN104134619A (zh) 通过刻蚀不足缺陷检测多晶硅与连接孔对准度的方法
CN1629624B (zh) 监控晶圆缺陷的方法
CN103943527A (zh) 采用电容测试结构检测多晶硅栅极刻蚀缺陷的方法
CN104882393A (zh) 光刻抗反射层的离线监控方法
CN106098583B (zh) 针对多晶硅氧化物栅极缺失的电子束扫描检测方法
CN103187402B (zh) 测试结构及其形成方法、冲洗工艺的冲洗时间判定方法
CN105097531A (zh) 一种半导体器件终端结构的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant