CN105190877A - 多层核心有机封装衬底 - Google Patents
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Abstract
一种多层核心有机封装衬底(400)包含:多层核心(409),其包括至少两个有机核心层(411、413),其中所述至少两个有机核心层(411、413)中的两个由核心金属层(401)分隔开;第一多个堆积层(207),其形成于所述多核心层(409)的顶部上;以及第二多个堆积层(207ˊ),其形成于所述多核心层(409)下方。
Description
技术领域
本文中描述的实施例大体涉及封装衬底,且特定来说涉及一种多层核心有机封装衬底。
背景技术
在制造集成电路(IC)封装时,一或多个集成电路(IC)裸片可放置在封装衬底上从而形成集成电路封装。所述封装衬底用以向所述一或多个集成电路(IC)裸片提供机械稳定性以及提供针对所述一或多个集成电路(IC)裸片的互连。所述封装衬底可提供对输入/输出(I/O)、电源(例如,供电或接地)、配置信息等的互连性。
常规上在制造IC封装时使用的一种类型的封装衬底为单核心有机封装衬底。单核心有机封装衬底包含由有机材料组成的单一有机核心层,和形成于所述单一有机核心层顶部或下方的一或多个堆积层。所述一或多个堆积层提供针对I/O、功率、配置信息等的互连性。虽然单核心有机封装衬底具有用于特定应用的若干合乎需要的特性,但此些单核心有机封装衬底包含若干缺陷,所述缺陷可使其对于使用高速信号(例如,大于16千兆位/秒(Gbps)的信号发射速率)操作的集成电路(IC)裸片来说不合需要。这些缺陷中的一些包含导体损耗和电介质损耗,其可导致误差以及当以高速度操作时IC封装的不合需要的性能。
用于制造的另一类型的封装衬底为陶瓷封装衬底。陶瓷封装衬底包含使用陶瓷材料形成的若干陶瓷封装层,其针对使用所述陶瓷封装衬底的所述一或多个集成电路(IC)裸片提供针对I/O、功率、配置信息等的互连性。陶瓷封装与单核心有机封装衬底相比对于高速应用是优选的,因为其与单核心有机封装衬底相比具有更加合乎需要的损耗特性。与陶瓷封装衬底相关联的电介质损耗和导体损耗显著小于与单核心有机封装衬底相关联的电介质损耗和导体损耗,并且因此,对于高速应用提供较好的封装衬底选择。然而,与陶瓷封装衬底相关联的成本可显著大于与单核心有机封装衬底相关联的成本。另外,可存在与陶瓷封装衬底内的功率分布相关联的显著噪声以及陶瓷封装层之间的串扰。此外,陶瓷封装衬底可具有较差板级可靠性,从而导致陶瓷封装衬底仅针对有限数目的陶瓷封装层提供机械支撑。
发明内容
一种多层核心有机封装衬底包含:多层核心,其包括至少两个有机核心层,其中所述至少两个有机核心层中的两个由核心金属层分隔开;第一多个堆积层,其形成于所述多核心层的顶部上;以及第二多个堆积层,其形成于所述多核心层下方。
任选地,所述至少两个有机核心层可包括中心有机核心层,以及在所述中心有机核心层的顶面和底面中的一者上的额外有机核心层。
任选地,所述中心核心层的顶面和底面中的一者上的所述额外有机核心层可经配置以支持高速信号发射。
任选地,所述额外有机核心层可具有比所述中心有机核心层的厚度大的厚度。
任选地,所述至少两个有机核心层可包括中心有机核心层、在所述中心有机核心层的顶面上的顶部有机核心层,和在所述中心有机核心层的底面上的底部有机核心层。
任选地,(1)所述第一多个堆积层和(2)所述第二多个堆积层中的至少一者可包括金属堆积层和电介质堆积层。
任选地,所述核心金属层可具有比所述金属堆积层的厚度大的厚度。
任选地,至少两个有机核心层中的一者可具有比电介质堆积层大的厚度。
任选地,所述核心金属层可经配置以支持至少28千兆位/秒(Gbps)的高速信号发射速率。
任选地,所述至少两个有机核心层可包括至少10个有机核心层。
任选地,(1)所述第一多个堆积层和(2)所述第二多个堆积层中的至少一者可经配置以与传入高速信号阻抗匹配。
任选地,所述第一多个堆积层、所述第二多个堆积层和所述多层有机核心中的至少一者可经配置以提供I/O、功率、接地和配置互连性中的一者。
任选地,所述多层有机核心可经配置以支撑集成电路(IC)裸片。
任选地,(1)所述第一多个堆积层和(2)所述第二多个堆积层中的至少一者可包含有机衬底。
任选地,所述多层核心可进一步包括额外核心金属层,且所述至少两个有机核心层可包括由所述核心金属层和所述额外核心金属层分隔开的三个有机核心层。
一种用于形成多层核心有机封装衬底的方法包含:形成包括至少两个有机核心层的多层有机核心,其中所述至少两个有机核心层中的两个由核心金属层分隔开;在所述多核心层的顶部上形成第一多个堆积层;以及在所述多核心层下方形成第二多个堆积层。
任选地,所述所形成的多层核心可包括中心有机核心层,以及在所述中心有机核心层的顶面和底面中的一者上的额外有机核心层。
任选地,所述额外有机核心层可具有比所述中心有机核心层大的厚度。
任选地,(1)所述第一多个堆积层和(2)所述第二多个堆积层中的至少一者可包含金属堆积层和电介质堆积层。
任选地,所述至少两个有机核心层包括三个有机核心层,且所述所形成的多层有机核心可包括额外核心金属层,且其中所述三个有机核心层可由所述核心金属层和所述额外核心金属层分隔开。
将通过阅读以下详细描述而显而易见其它和进一步方面及特征。
附图说明
图式说明本文中所描述的各种特征的设计和效用,其中类似元件由共同参考标号指代。这些附图不必按比例绘制。为了更好地了解获得上文所述的以及其它优点及目标的方式,将呈现更加具体描述,其在附图中说明。这些图式仅描绘示范性特征,且因此不应被视为限制权利要求书的范围。
图1为说明集成电路(IC)封装的横截面示意图。
图2为说明单核心有机封装衬底的横截面示意图。
图3为说明陶瓷封装衬底的横截面示意图。
图4为说明多层核心有机封装衬底的横截面示意图。
图5为说明用于形成多层核心有机封装衬底的方法的流程图。
具体实施方式
下文将参看图式描述各种特征。应注意,各图并非按比例绘制,且具有类似结构或功能的元件贯穿各图由相同的参考数字来表示。应注意,各图仅意图便于特征的描述。其并不意图作为所主张的发明的详尽描述或作为对所主张的发明的范围的限制。此外,所说明的实施例不需要具有所展示的所有方面或优点。结合特定实施例描述的方面或优点不必限于所述实施例且可在任何其它实施例(即使未这样说明)中实践。
在制造集成电路(IC)封装时,一或多个集成电路(IC)裸片可放置在封装衬底上从而形成集成电路封装。图1为说明集成电路封装100的横截面示意图。
所述集成电路封装可包含一或多个集成电路(IC)裸片101、封装衬底105,以及在集成电路裸片101与封装衬底105之间形成连接的一或多个微突起103。集成电路裸片101可执行不同功能性或可执行相同功能性。封装衬底105可经配置以支撑同构IC裸片(例如,执行相同功能性的IC裸片)、异构IC裸片(例如,执行不同功能性的IC裸片),或两者。
封装衬底105用以向所述一或多个集成电路(IC)裸片101提供机械稳定性以及提供针对所述一或多个集成电路(IC)裸片101的互连。封装衬底105可提供针对输入/输出(I/O)、电源(例如,供电或接地)、配置信息等的互连性。可经由封装衬底105内形成的各种金属层(未图示)而提供针对所述一或多个集成电路(IC)裸片101的互连性。
可在制造IC封装时使用的一种类型的封装衬底为单核心有机封装衬底。图2为说明单核心有机封装衬底200的横截面示意图。单核心有机封装衬底200包含单一有机核心209、形成于单一有机核心209的顶部上的第一多个堆积层207,以及形成在单一有机核心209下方的第二多个堆积层207'。
所述多个堆积层207的每一堆积层208包含金属堆积层201和电介质堆积层203。相应堆积层208的金属堆积层201可经由形成于电介质堆积层203中的金属通孔205连接。另外,所述第一多个堆积层207的最底部金属堆积层201可经由单一有机核心209中的金属通孔205连接到所述第二多个堆积层207'的最顶部金属堆积层201。堆积层208提供针对连接到用于I/O的单核心有机封装衬底200的IC裸片、功率、配置信息等的互连性。到和来自连接到单核心有机封装衬底200的IC裸片的信号可经由金属堆积层201和电介质堆积层203中的金属通孔205发射。
虽然单核心有机封装衬底200具有用于特定应用的若干合乎需要的特性,但此些单核心有机封装衬底包含若干缺陷,所述缺陷可使其对于使用高速信号(例如,大于16千兆位/秒(Gbps)的信号发射速率)操作的集成电路(IC)裸片来说不合需要。这些缺陷中的一些包含导体损耗和电介质损耗,其可导致误差以及当以高速度操作时IC封装的不合需要的性能。
减少导体损耗和电介质损耗的一种方式为,针对单核心有机封装衬底200的每一堆积层208实施更宽金属堆积层201。然而,增加金属堆积层201厚度可导致对于单核心有机封装衬底200的较低阻抗。由于与单核心有机封装衬底200相关联的设计约束,归于增加金属堆积层201厚度的较低阻抗无法通过简单地增加电介质堆积层203厚度来补偿。阻抗匹配对于封装衬底很关键,因为阻抗失配可导致信号发射期间严重的反射损耗。因为增加金属堆积层201厚度以支持单核心有机封装衬底200中的高速信号发射产生阻抗失配,所以单核心有机封装衬底200无法支持高速信号发射。
单一有机核心209可在邻近于所述单一有机核心209处支撑更宽金属堆积层201,因为有机核心209具有比电介质堆积层203大的厚度。然而,在仅单一有机核心209的情况下,可仍产生信号密度问题和高电介质损耗,从而使得其对于经由邻近于单一有机核心209的金属堆积层201路由高速信号来说不合需要,而不管金属堆积层201厚度如何。
可用于制造IC封装的另一类型的封装衬底为陶瓷封装衬底。图3为说明陶瓷封装衬底300的横截面示意图。陶瓷封装衬底300包含使用陶瓷材料形成的多个陶瓷封装层304。所述多个陶瓷封装层304中的每一者包含金属陶瓷封装层301和电介质陶瓷封装层303。相应陶瓷封装层304的金属陶瓷封装层301可经由形成于电介质陶瓷封装层303中的金属通孔305而连接。
陶瓷封装层304提供针对连接到用于I/O的陶瓷封装衬底300的IC裸片、功率、配置信息等的互连性。到和来自连接到陶瓷封装衬底300的IC裸片的信号可经由金属陶瓷封装层301和金属通孔305发射。
陶瓷封装衬底300与单核心有机封装衬底200相比对于高速应用可为优选的,因为其与单核心有机封装衬底200相比具有更加合乎需要的损耗特性。与陶瓷封装衬底300相关联的电介质损耗和导体损耗显著小于与单核心有机封装衬底200相关联的电介质损耗和导体损耗,并且因此,对于高速应用提供较好的封装衬底选择。然而,与陶瓷封装衬底300相关联的成本可显著大于与单核心有机封装衬底相关联的成本。另外,可存在与陶瓷封装衬底内的功率分布相关联的显著噪声以及陶瓷封装层304之间的串扰,借此削弱其向IC裸片提供灵活的高速信号发射的能力。此外,陶瓷封装衬底300可具有较差板级可靠性,从而导致陶瓷封装仅向有限数目的陶瓷封装层304提供机械支撑。另一方面,有机封装衬底200展现合乎需要的功率分布特性、堆积层之间不显著的串扰,和较强板级可靠性,但归因于其信道损耗特性而无法支持高速信号发射。因此将需要利用单核心有机封装衬底的优点,包含其功率分布特性、堆积层之间的不显著串扰和较强板级可靠性,同时最小化导体损耗和电介质损耗使得可支持高速信号发射。
多层有机核心封装衬底提供单一有机核心封装衬底的优点,同时最小化导体损耗和电介质损耗使得可支持高速信号发射。图4为说明多层有机核心封装衬底400的横截面示意图。
多层有机核心有机封装衬底400包含多层有机核心409、形成于多层有机核心409的顶部上的第一多个堆积层207,和形成于多层有机核心409下方的第二多个堆积层207'。第一多个堆积层207或第二多个堆积层207'可包含有机衬底(例如,使用有机衬底形成)。
多层有机核心409包含由核心金属层401分隔开的多个有机核心层411、413。多层有机核心409可包含中心有机核心层413和一或多个额外有机核心层411。应注意,中心有机核心层413可或可不位于多层有机核心409中的中间或中心位置。举例来说,在一些情况下,中心有机核心层413可从多层有机核心409中的中心位置偏移,只要其并不位于最顶部或最底部层即可。一个额外有机核心层411可形成于上中心有机核心层413的顶面上。另一额外有机核心层411可形成于中心有机核心层413的底面上。核心金属层401可经由形成于有机核心层411、413中的金属通孔405而连接。
在一些情况下,所述一或多个额外有机核心层411中的至少一者可具有比中心有机核心层413大的厚度。在其它情况下,所述一或多个额外有机核心层411中的至少一者可具有小于或等于中心有机核心层413的厚度。
虽然图4将多层有机核心409说明为具有仅三个有机核心层411、413,但重要的是应注意,多层有机核心409可具有任何数目的有机核心层411、413。举例来说,在一些情况下,多层有机核心409可具有至少十个有机核心层。并且,在其它情况下,多层有机核心409可包含由一个核心金属层401分隔开的仅两个有机核心层411。
所述第一多个堆积层207的每一堆积层208包含金属堆积层201和电介质堆积层203。相应堆积层208的金属堆积层201可经由形成于电介质堆积层203中的金属通孔205连接。所述第一多个堆积层207的最底部金属堆积层201可经由形成于有机核心层411内的核心金属通孔405连接到核心金属层401。同样,所述第二多个堆积层207的最顶部金属堆积层201可经由有机核心层411内的核心金属通孔405连接到核心金属层401。
堆积层208和有机核心层411、413提供针对连接到用于I/O的多层核心有机封装衬底400的IC裸片、功率、配置信息等的互连性。到和来自连接到多层核心有机封装衬底400的IC裸片的信号可经由金属堆积层201、核心金属层401、金属通孔205和核心金属通孔405行进。
在一些情况下,分隔有机核心层411、413的核心金属层401的至少一者(或每一者)具有比金属堆积层201大的厚度。增加核心金属层401的厚度会减少导体损耗和电介质损耗,使得多层有机核心封装衬底400可支持高速信号发射。与实施较厚核心金属层401相关联的阻抗的减少可通过增加额外有机核心层411的厚度来补偿。在一些情况下,所述一或多个有机核心层411、413的至少一者(或每一者)可具有比电介质堆积层203大的厚度。增加额外有机核心层411的厚度允许多层有机核心封装衬底400与来自连接到多层有机核心封装衬底400的集成电路裸片的传入高速信号阻抗匹配。此允许减少(或最小化)信号发射期间可能发生的反射损耗。
另外,具有更多有机核心层411、413允许用于高速信号发射的额外路由路径。单一有机核心封装衬底200仅具有邻近于单一有机核心层209的两个金属层201,而多层核心有机封装衬底400具有邻近于有机核心层411、413的多个金属层401、201。这些邻近金属层401、201可具有较大厚度以支持高速信号发射,同时通过配置有机核心层411、413以具有特定所要厚度而维持最佳阻抗。
在一些情况下,高速信号可经由邻近于有机核心层411、413的金属堆积层201和核心金属层401而路由,因为信号密度问题和高电介质损耗通过多层有机核心409配置而最小化。此与图2的单一有机核心209形成对比,在图2的单一有机核心209中,信号密度问题和高电介质损耗将使得经由邻近于单一有机核心209的金属堆积层201路由高速信号是不合需要的。
在一些情况下,多层核心有机封装衬底400可支持28千兆位/秒(Gbps)处或以上的高速信号发射速率。在其它情况下,多层核心有机封装衬底可支持28Gbps以下的信号发射速率。
因此,通过实施多层有机核心封装衬底400,可以最小导体损耗和电介质损耗支持高速信号的发射,同时保持图2的单核心有机封装衬底200的功率分布特性、堆积层之间的不显著串扰和较强板级可靠性。
图5为说明用于形成多层核心有机封装衬底的方法的流程图。初始地,形成多层有机核心,如项目501处所示。如上文所论述,相对于图4,多层有机核心包含由一或多个核心金属层分隔开的多个有机核心层。在一些情况下,多层有机核心可包含中心有机核心层和在所述中心有机核心层顶部或下方的一或多个额外有机核心层。多层有机核心可具有任何数目(例如,两个或两个以上)的有机核心层。核心金属层可经由形成于有机核心层中的金属通孔而连接。
在一些情况下,所述一或多个额外有机核心层中的至少一者可具有比中心有机核心层大的厚度。在其它情况下,所述一或多个额外有机核心层中的至少一者可具有小于或等于中心有机核心层的厚度。
返回到图5,一旦已形成多层有机核心,第一多个堆积层就形成于多层有机核心的顶部上,如项目503处所示。所述第一多个堆积层可包含有机衬底(例如,使用有机衬底形成)。每一堆积层包含金属堆积层和电介质堆积层。每一堆积层的金属堆积层可经由形成于电介质堆积层中的金属通孔而连接。
接下来,第二多个堆积层可随后形成在多层有机核心下方,如项目505处所示。所述第二多个堆积层可包含有机衬底(例如,使用有机衬底形成)。每一堆积层包含金属堆积层和电介质堆积层。每一堆积层的金属堆积层可经由形成于电介质堆积层中的金属通孔而连接。
所述第一多个堆积层的最底部金属堆积层可经由形成于有机核心层内的核心金属通孔而连接到核心金属层。同样,所述第二多个堆积层的最顶部金属堆积层可经由有机核心层内的核心金属通孔连接到核心金属层。
堆积层和有机核心层提供针对连接到用于I/O的多层核心有机封装衬底的IC裸片、功率、配置信息等的互连性。到和来自连接到多层核心有机封装衬底的IC裸片的信号可经由金属堆积层、核心金属层、金属通孔和核心金属通孔发射。
如上文所提及,在一些情况下,分隔有机核心层的核心金属层可具有比金属堆积层大的厚度。增加核心金属层厚度会减少导体损耗和电介质损耗,使得多层有机核心封装衬底可支持高速信号发射。与实施较厚核心金属层相关联的阻抗的减少可通过增加额外有机核心层的厚度来补偿。在一些情况下,所述一或多个有机核心层中的至少一者可具有比电介质堆积层大的厚度。增加额外有机核心层的厚度允许多层有机核心封装衬底与来自连接到多层有机核心封装衬底的集成电路裸片的传入高速信号阻抗匹配。此可允许在信号发射期间发生的反射损耗的减少或最小化。
在一些情况下,高速信号可经由邻近于有机核心层的金属堆积层和核心金属层而路由,因为信号密度问题和高电介质损耗可通过多层有机核心配置而减少或最小化。此与单一有机核心形成对比,在单一有机核心中,信号密度问题和高电介质损耗将使得经由邻近于单一有机核心的金属堆积层路由高速信号是不合需要的。
因此,通过实施多层有机核心封装衬底400,可以最小导体损耗和电介质损耗支持高速信号的发射,同时保持单核心有机封装衬底的功率分布特性、堆积层之间的不显著串扰和较强板级可靠性。
应注意,如本说明书中使用的术语“在顶部上”可指代直接在顶部上或间接在顶部上。举例来说,当所述第一多个堆积层描述为形成于多层有机核心的“顶部上”时,所述第一多个堆积层可直接在多层有机核心的顶部上(例如,邻接)或间接在多层有机核心的顶部上(例如,所述第一多个堆积层可在所述第一多个堆积层与多层有机核心之间的另一层上)。
同样,应注意,如本说明书中使用的术语“下方”可指代直接下方或间接下方。举例来说,当所述第二多个堆积层描述为形成于多层有机核心的“下方”时,所述第二多个堆积层可直接在多层有机核心的下方(例如,邻接)或间接在多层有机核心的下方(例如,所述第二多个堆积层可在所述第二多个堆积层与多层有机核心之间的另一层上)。还应注意,“顶部上”和“下方”是相对术语,且本说明书预期各种定向且足够广泛以涵盖此些定向。
并且,如本说明书中所使用,术语“多个”可指代两个或两个以上项目。举例来说,“多个”堆积层可指代两个或两个以上堆积层,其可或可不为所有可用堆积层。因此,短语“每一”堆积层可指代两个或两个以上堆积层中的每一者,其可或可不为所有可用堆积层。
虽然已经展示并且描述了特定特征,但是将理解,它们并非意图限制所主张的本发明,并且对于所属领域的技术人员而言将会显而易见的是可以在不脱离所主张的本发明的精神和范围的前提下做出各种变化和修改。因此,本说明书和附图应在说明性意义上而非限制性意义上看待。所主张的本发明意图涵盖所有替代方案、修改以及等效物。
Claims (15)
1.一种多层核心有机封装衬底,其包括:
多层核心,其包括至少两个有机核心层,其中所述至少两个有机核心层的两个由核心金属层分隔开;
第一多个堆积层,其形成于所述多核心层的顶部上;以及
第二多个堆积层,其形成于所述多核心层下方。
2.根据权利要求1所述的多层核心有机封装衬底,其中所述至少两个有机核心层包括中心有机核心层以及在所述中心有机核心层的顶面和底面中的一者上的额外有机核心层。
3.根据权利要求2所述的多层核心有机封装衬底,其中所述中心核心层的所述顶面和所述底面中的一者上的所述额外有机核心层经配置以支持高速信号发射。
4.根据权利要求2或权利要求3所述的多层核心有机封装衬底,其中所述额外有机核心层具有的厚度比所述中心有机核心层的厚度大。
5.根据权利要求1所述的多层核心有机封装衬底,其中所述至少两个有机核心层包括中心有机核心层、在所述中心有机核心层的顶面上的顶部有机核心层,以及在所述中心有机核心层的底面上的底部有机核心层。
6.根据权利要求1-5中任一权利要求所述的多层核心有机封装衬底,其中(1)所述第一多个堆积层和(2)所述第二多个堆积层中的至少一者包括金属堆积层和电介质堆积层。
7.根据权利要求6所述的多层核心有机封装衬底,其中所述核心金属层具有的厚度比所述金属堆积层的厚度大。
8.根据权利要求6或权利要求7所述的多层核心有机封装衬底,其中所述至少两个有机核心层中的一者具有的厚度比所述电介质堆积层大。
9.根据权利要求1-8中任一权利要求所述的多层核心有机封装衬底,
其中所述核心金属层经配置以支持至少28千兆位/秒(Gbps)的高速信号发射速率。
10.根据权利要求1-9中任一权利要求所述的多层核心有机封装衬底,其中(1)所述第一多个堆积层和(2)所述第二多个堆积层中的至少一者被配置成与传入高速信号阻抗匹配。
11.根据权利要求1-10中任一权利要求所述的多层核心有机封装衬底,其中所述第一多个堆积层、所述第二多个堆积层和所述多层有机核心中的至少一者经配置以提供I/O、功率、接地和配置互连性中的一者。
12.根据权利要求1-11中任一权利要求所述的多层核心有机封装衬底,其中(1)所述第一多个堆积层和(2)所述第二多个堆积层中的至少一者包含有机衬底。
13.根据权利要求1-12中任一权利要求所述的多层核心有机封装衬底,
其中所述多层核心进一步包括额外核心金属层,且所述至少两个有机核心层包括由所述核心金属层和所述额外核心金属层分隔开的三个有机核心层。
14.一种用于形成多层核心有机封装衬底的方法,其包括:
形成包括至少两个有机核心层的多层有机核心,其中所述至少两个有机核心层的两个由核心金属层分隔开;
在所述多核心层的顶部上形成第一多个堆积层;以及
在所述多核心层下方形成第二多个堆积层。
15.根据权利要求14所述的方法,其中所述至少两个有机核心层包括三个有机核心层,且所形成的所述多层有机核心包括额外核心金属层,且其中所述三个有机核心层由所述核心金属层和所述额外核心金属层分隔开。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/827,048 | 2013-03-14 | ||
US13/827,048 US20140262440A1 (en) | 2013-03-14 | 2013-03-14 | Multi-layer core organic package substrate |
PCT/US2014/026786 WO2014151993A1 (en) | 2013-03-14 | 2014-03-13 | Multi-layer core organic package substrate |
Publications (1)
Publication Number | Publication Date |
---|---|
CN105190877A true CN105190877A (zh) | 2015-12-23 |
Family
ID=50487177
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201480014597.3A Pending CN105190877A (zh) | 2013-03-14 | 2014-03-13 | 多层核心有机封装衬底 |
Country Status (6)
Country | Link |
---|---|
US (1) | US20140262440A1 (zh) |
EP (1) | EP2973692B1 (zh) |
JP (1) | JP2016512397A (zh) |
KR (1) | KR102048607B1 (zh) |
CN (1) | CN105190877A (zh) |
WO (1) | WO2014151993A1 (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106898594A (zh) * | 2017-02-28 | 2017-06-27 | 美的智慧家居科技有限公司 | 用于无线保真系统级封装芯片的基板及其形成方法 |
CN108511400A (zh) * | 2018-03-16 | 2018-09-07 | 中芯长电半导体(江阴)有限公司 | 天线的封装结构及封装方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11270955B2 (en) * | 2018-11-30 | 2022-03-08 | Texas Instruments Incorporated | Package substrate with CTE matching barrier ring around microvias |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6323435B1 (en) * | 1998-07-31 | 2001-11-27 | Kulicke & Soffa Holdings, Inc. | Low-impedance high-density deposited-on-laminate structures having reduced stress |
US6203967B1 (en) * | 1998-07-31 | 2001-03-20 | Kulicke & Soffa Holdings, Inc. | Method for controlling stress in thin film layers deposited over a high density interconnect common circuit base |
US6165892A (en) * | 1998-07-31 | 2000-12-26 | Kulicke & Soffa Holdings, Inc. | Method of planarizing thin film layers deposited over a common circuit base |
US6262579B1 (en) * | 1998-11-13 | 2001-07-17 | Kulicke & Soffa Holdings, Inc. | Method and structure for detecting open vias in high density interconnect substrates |
US6333857B1 (en) * | 1998-12-25 | 2001-12-25 | Ngk Spark Plug Co., Ltd. | Printing wiring board, core substrate, and method for fabricating the core substrate |
JP4705261B2 (ja) * | 2001-04-02 | 2011-06-22 | 日本シイエムケイ株式会社 | ビルドアップ多層プリント配線板 |
TWI286826B (en) * | 2001-12-28 | 2007-09-11 | Via Tech Inc | Semiconductor package substrate and process thereof |
KR100455890B1 (ko) * | 2002-12-24 | 2004-11-06 | 삼성전기주식회사 | 커패시터 내장형 인쇄회로기판 및 그 제조 방법 |
TWI221667B (en) * | 2003-05-29 | 2004-10-01 | Advanced Semiconductor Eng | Substrate and process for fabricating the same |
KR101131760B1 (ko) * | 2004-02-04 | 2012-04-06 | 이비덴 가부시키가이샤 | 다층프린트배선판 |
KR101088338B1 (ko) * | 2004-02-04 | 2011-11-30 | 이비덴 가부시키가이샤 | 다층프린트배선판 |
JPWO2008053833A1 (ja) * | 2006-11-03 | 2010-02-25 | イビデン株式会社 | 多層プリント配線板 |
JP2012094843A (ja) * | 2010-09-30 | 2012-05-17 | Incorporated Educational Institution Meisei | 回路基板、電源構造体、回路基板の製造方法、および電源構造体の製造方法 |
JP5730152B2 (ja) * | 2011-07-26 | 2015-06-03 | 京セラサーキットソリューションズ株式会社 | 配線基板 |
-
2013
- 2013-03-14 US US13/827,048 patent/US20140262440A1/en not_active Abandoned
-
2014
- 2014-03-13 CN CN201480014597.3A patent/CN105190877A/zh active Pending
- 2014-03-13 WO PCT/US2014/026786 patent/WO2014151993A1/en active Application Filing
- 2014-03-13 JP JP2016502245A patent/JP2016512397A/ja active Pending
- 2014-03-13 KR KR1020157028962A patent/KR102048607B1/ko active IP Right Grant
- 2014-03-13 EP EP14717606.9A patent/EP2973692B1/en active Active
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Publication number | Priority date | Publication date | Assignee | Title |
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CN108511400B (zh) * | 2018-03-16 | 2023-10-03 | 盛合晶微半导体(江阴)有限公司 | 天线的封装结构及封装方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2016512397A (ja) | 2016-04-25 |
WO2014151993A1 (en) | 2014-09-25 |
EP2973692B1 (en) | 2017-05-03 |
EP2973692A1 (en) | 2016-01-20 |
KR102048607B1 (ko) | 2020-01-08 |
US20140262440A1 (en) | 2014-09-18 |
KR20150129833A (ko) | 2015-11-20 |
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Legal Events
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C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
WD01 | Invention patent application deemed withdrawn after publication | ||
WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20151223 |