CN105140208B - 电子元件及其制法 - Google Patents

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Abstract

本发明有关于一种电子元件及其制法，该电子元件包括承载板、第一金属层、介电层、半导体层、软质层、至少一第一开孔与至少一第二金属层。第一金属层配置于承载板上。介电层配置于第一金属层上，第一金属层与介电层的图案一致。半导体层配置于介电层上。软质层配置于承载板上，以包覆第一金属层、介电层与半导体层，软质层的杨氏系数小于40十亿帕斯卡。第一开孔贯穿软质层。第二金属层配置于软质层上与第一开孔中，以电性连接半导体层。

Description

电子元件及其制法
技术领域
本发明涉及一种电子元件及其制法。
背景技术
目前软性电子(flexible electronics)装置或软性显示器为业界的发展重点之一，为了提升电子装置的挠曲特性，而提出以有机材料(例如有机半导体、有机介电层或有机导电膜)构成电子元件的作法，然而，现今使用有机材料的电子元件的电性并无法与使用无机材料的电子元件相比，不易达到产品所需的规格，因此软性电子装置仍需要使用无机材料来制作电子元件，但是却牺牲了电子元件的挠曲特性，而不符合现今软性电子的发展趋势。
发明内容
本发明的目的为提供一种电子元件及其制法，具有较佳的挠曲特性与电性，并可节省制作成本及时间。
本发明的一实施例提供一种电子元件，包括：承载板；第一金属层，其配置于承载板上；介电层，其配置于第一金属层上，且第一金属层与介电层的图案一致；半导体层，其配置于介电层上；软质层，其配置于承载板上，以包覆第一金属层、介电层与半导体层，软质层的杨氏模数(Young's modulus)小于40十亿帕斯卡(GPa)；至少一第一开孔，其贯穿软质层；以及至少一第二金属层，其配置于软质层上与第一开孔中，以电性连接半导体层。
本发明的一实施例提供另一种电子元件，包括：承载板；第一金属层，其配置于承载板上；介电层，其配置于第一金属层上，且第一金属层与介电层的外缘图案一致，第一金属层与介电层配置成多个不相连的图案化区块；软质层，其配置于承载板上，以包覆第一金属层与介电层，且软质层的杨氏模数小于40十亿帕斯卡；至少一第一开孔，其贯穿软质层与介电层；以及至少一第二金属层，其配置于软质层上与第一开孔中，以电性连接第一金属层，且不同图案化区块的第二金属层彼此相连。
本发明的另一实施例提供一种电子元件的制法，包括：于承载板上形成第一金属层；于第一金属层上形成介电层；于介电层上形成半导体层；进行图案化制程，以令第一金属层与介电层的图案一致；于承载板上形成软质层，以包覆第一金属层、介电层与半导体层，软质层的杨氏模数小于40十亿帕斯卡；形成贯穿软质层的至少一第一开孔，以外露部分半导体层；以及于软质层上与第一开孔中形成至少一第二金属层，以电性连接半导体层。
附图说明
图1A至图1E所示者为本发明的电子元件制法的第一实施例的剖视图，其中，图1E-1、图1E-2与图1E-3为图1E的不同实施例；
图2所示者为本发明的电子元件的第二实施例的剖视图；
图3A至图3C与图3D所示者分别为本发明的电子元件的第三实施例的剖视图与电路图；
图4A至图4C与图4D所示者分别为本发明的电子元件的第四实施例的剖视图与电路图；
图5A至图5C与图5D所示者分别为本发明的电子元件的第五实施例的剖视图与电路图；
图6A至图6D所示者分别为本发明的电子元件的第六实施例的剖视图；
图7A与图7B所示者分别为现有的电子元件与本发明的电子元件的第七实施例的剖视图；
图8A、图8B与图8C所示者分别为本发明的电子元件的第八实施例的剖视图、现有的电子元件的特性图与本发明的电子元件的特性图；
图9A至图9C所示者为本发明的电子元件制法的第九实施例的剖视图，其中，图9C-1为图9C的不同实施例；
图10A与图10B所示者为本发明的电子元件的第十实施例的剖视图，其中，图10A为图10B的不同实施例；
图11A与图11B所示者为本发明的电子元件的第十一实施例的剖视图，其中，图11A为图11B的不同实施例。
其中，附图标记：
10 承载板
11 第一金属层
12 介电层
13、13’ 半导体层
14 绝缘保护层
15 软质层
16 第一开孔
17 第二金属层
18 第二开孔
19 半导体保护层
具体实施方式
以下藉由特定的具体实施例说明本发明的实施方式，熟悉此技艺的人士可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用于配合说明书所揭示的内容，以供熟悉此技艺的人士的了解与阅读，并非用于限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的用语，也仅为便于叙述的明了，而非用于限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
第一实施例
图1A至图1E所示者，为本发明的电子元件制法的第一实施例的剖视图，其中，图1E-1、图1E-2与图1E-3为图1E的不同实施例，本实施例可经四次图案化制程。
如图1A所示，于一承载板10上形成第一金属层11，并于第一金属层11上形成介电层12，再于介电层12上形成半导体层13，形成第一金属层11的材质可例如为钼(Mo)、铝(Al)、钛(Ti)、铜(Cu)导电材料或其合金材料、亦或是上述材料所构成的多层堆叠结构，形成介电层12的材质可例如为氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiON)或其他适合的绝缘材料、亦或是上述材料的多层堆叠结构，形成半导体层13的材质可例如为以硅材料为主的非晶硅(amorphous-Si)、多晶硅(polycrystalline Silicon)或是氧化物半导体(如铟镓锌氧化物(InGaZnO,IGZO)系统、铟锡氧化物(InSnO,ITO)系统、铟锌氧化物(InZnO,IZO)系统或铟锡锌氧化物(InSnZnO,ITZO)系统)及其他具氧成分半导体系统、或是有机半导体(如并五苯(pentacene)、并五苯衍生物、聚(3-己基噻吩)(poly(3-hexyl thiophene),P3HT)或聚噻吩衍生物)等等。
如图1B所示，将半导体层13图案化成为半导体层13’。
如图1C所示，于介电层12上形成包覆半导体层13’的绝缘保护层14，并进行图案化制程，以令第一金属层11、介电层12与绝缘保护层14的外缘图案一致，半导体层13’的范围可小于第一金属层11的范围，绝缘保护层14用于防止后续的制程损伤半导体层13’，但绝缘保护层14并非必要之物，举例来说，若后续使用背通道蚀刻(Back Channel Etching，BCE)，则可不形成绝缘保护层14；若产品为通道保护(Channel Protect，CHP)层结构，可形成绝缘保护层14，形成绝缘保护层14的材质可例如为具绝缘特性的氧化物、氮化物或碳化物材料系统(例如SiOx、SiNx、SiCO、AlOx、TiOx等)或是上述材料所构成的多层堆叠结构。
如图1D所示，于承载板10与绝缘保护层14上形成软质层15，以包覆第一金属层11、介电层12与半导体层13’，软质层15的杨氏模数(Young's modulus)小于40十亿帕斯卡(GPa)，并形成贯穿软质层15与绝缘保护层14的至少一第一开孔16，以外露部份半导体层13’，形成软质层15的材质可例如为有机材料系统，如聚酰亚胺(polyimide,PI)或其衍生物，或旋涂式玻璃材料(Spin-on-Glass,SOG)系统等等。在一实施例中，可还包括形成贯穿软质层15、绝缘保护层14与介电层12的至少一第二开孔18，以外露部份第一金属层11。
如图1E所示，于软质层15上、第一开孔16或/及第二开孔18中形成至少一第二金属层17，以电性连接半导体层13’或/及第一金属层11，其中，左边为一电容结构，中间为一底栅极(bottom-gate)型式薄膜晶体管，右边为一接触孔，形成第二金属层17的材质可例如为钼(Mo)、铝(Al)、钛(Ti)、铜(Cu)导电材料或其合金材料、亦或是上述材料所构成的多层堆叠结构。
或者，如图1E-1所示，若后续制程不会影响半导体层13’，也可不形成绝缘保护层14，其中第一金属层11与介电层12的图案一致。
或者，也可于软质层的图案化制程，而使半导体层13’上的绝缘保护层14外露，如图1E-2所示。
或者，在一图案化区块可以包含一个以上的电子元件，如图1E-3所示，电容结构及薄膜晶体管可位于同一图案化区块中。其中，电容结构及薄膜晶体管的第一金属层11彼此相连且两者的介电层12也彼此相连。
第二实施例
图2所示者，其为本发明的电子元件的第二实施例的剖视图，其大致上相近于图1E中间的底栅极型式薄膜晶体管，但于一侧增设第二金属层17，其贯穿软质层15、绝缘保护层14与介电层12而电性连接薄膜晶体管的第一金属层11，且在半导体层13’上沉积或涂布半导体保护层19，其图案可与半导体层13’相同，半导体保护层19可保护半导体层13’的顶面以避免于图案化过程中受到例如化学药液的污染或损伤，进而提高电子元件的稳定性，半导体保护层19可视需要应用于本发明的任一实施例中。在一实施例中，也可不形成绝缘保护层14。
第三实施例
图3A至图3C与图3D所示者，分别为本发明的电子元件的第三实施例的剖视图与电路图。
如图3A至图3C所示，左边与右边各为一底栅极型式薄膜晶体管，且左边的薄膜晶体管可藉由第二金属层17与第一开孔16电性连接右边的薄膜晶体管的第一金属层11。
本实施例的第一金属层11(栅极电极)与介电层12(栅极绝缘层)的外缘图案可为相同，且半导体层13’可小于第一金属层11(栅极电极)与介电层12(栅极绝缘层)。
绝缘保护层14并非必要之物，所以可不包含绝缘保护层14，如图3B所示；或可在半导体层13’上沉积或涂布半导体保护层19，如图3C所示。
第四实施例
图4A至图4C与图4D所示者，分别为本发明的电子元件的第四实施例的剖视图与电路图。
如图4A至图4C所示，左边与右边例如各为一底栅极型式薄膜晶体管，且左边的薄膜晶体管的第二金属层17(源极或漏极)电性连接右边的薄膜晶体管的第二金属层17(源极或漏极)。
绝缘保护层14并非必要之物，所以可不包含绝缘保护层14，如图4B所示，其中第一金属层11与介电层12的图案可为一致；或可在半导体层13’上沉积或涂布半导体保护层19，如图4C所示。
第五实施例
图5A至图5C与图5D所示者，分别为本发明的电子元件的第五实施例的剖视图与电路图。
如图5A至图5C所示，左边与右边例如各为一底栅极型式薄膜晶体管，且左边的薄膜晶体管的第一金属层11(栅极)以及介电层12分别与右边的薄膜晶体管的第一金属层11(栅极)以及介电层12相连接。
绝缘保护层14并非必要之物，所以可不包含绝缘保护层14，如图5B所示，其中第一金属层11与介电层12的图案可为一致；或可在半导体层13’上沉积或涂布半导体保护层19，如图5C所示。
上述实施例的结构可以应用于多个薄膜晶体管所组成的电路，电路组合可更为多样，而不以图3A至图3D、图4A至图4D、图5A至图5D所示者为限。
第六实施例
图6A至图6D所示者，分别为本发明的电子元件的第六实施例的剖视图。
如图6A至图6D所示，左边与右边可分别为一电容结构与接触孔，其中电容结构一端可藉由第一金属层11(下电极)电性连接右边的接触孔的第二金属层17，电容结构另一端可藉由第二金属层17电性连接半导体层13’，其中第一金属层11与介电层12的外缘图案可为一致。电容结构的电容值由第一金属层11与第二金属层17经第一开孔16接触半导体层13’的面积或第一金属层11与半导体层13’重叠的面积来决定，如图6A与图6C所示，第二金属层17与半导体层13’的接触面积大于半导体层13’的50％的面积。在一实施例中，电容结构的电容值由第一金属层11接触半导体层13’的面积来决定，如图6B与图6D所示，第二金属层17与半导体层13’的接触面积小于半导体层13’的50％的面积。
绝缘保护层14并非必要之物，所以可不包含绝缘保护层14，如图6C与图6D所示。
第七实施例
图7A与图7B所示者，分别为现有的电子元件与本发明的电子元件的第七实施例的剖视图，其大致上相近于第一实施例。
如图7A所示，一般而言，厚栅极薄膜晶体管结构主要应用于大尺寸显示器或电路，通常是藉由增加栅极厚度以降低栅极电阻产生的压降，但现有的薄膜晶体管元件结构于导入厚栅极结构时，利用增加栅极绝缘层厚度以避免栅极绝缘层覆盖厚栅极时所产生的披覆性不佳而导致的漏电或是缺陷(如图7A中的虚线圆圈区域所示)，但增加栅极绝缘层的厚度易使电容过小而须加大电容设计区域，如此易影响整体电路布局的空间。
如图7B所示，本实施例的薄膜晶体管可具有较厚(例如350纳米以上)的第一金属层11(厚栅极)以及较薄(例如250纳米以下)的介电层12(栅极绝缘层)。
本实施例结构的第一金属层11与介电层12可连续成长以及图案化，因此没有披覆性的问题，而导入的软质层15可利用溶液涂布制程形成且厚度可大于第一金属层11的厚度，具有极佳的披覆性。此外，第一金属层11与第二金属层17之间以软质层隔开，可以降低寄生电容以及提高抵抗静电放电(Electrostatic Discharge，ESD)的能力。
第八实施例
图8A、图8B与图8C所示者，分别为本发明的电子元件的第八实施例的剖视图、现有的电子元件的特性图与本发明的电子元件的特性图，其大致上相近于第一实施例。
图8B与图8C所采用的薄膜晶体管结构除了图8C有导入图案化结构以及软质层15之外，其余条件均相同。两者的元件特性请参考表一，由此可知，本发明可以被具体实施，且薄膜晶体管的特性并未有衰减，甚至更为优异。
表一
第九实施例
图9A至图9C所示者，为本发明的电子元件制法的第九实施例的剖视图，其中，图9C-1为图9C的不同实施例。
如图9A所示，于一承载板10上形成第一金属层11，并于第一金属层11上形成介电层12，接着进行图案化制程，以令第一金属层11与介电层12的图案一致，再于介电层12上形成经图案化的半导体层13’。
如图9B所示，于承载板10上形成包覆第一金属层11、介电层12与部份半导体层13’的绝缘保护层14，并于绝缘保护层14上形成软质层15，且形成贯穿软质层15与绝缘保护层14的至少一第一开孔16。在一实施例中，可还包括形成贯穿软质层15、绝缘保护层14与介电层12的至少一第二开孔18。
如图9C所示，于软质层15上、第一开孔16或/及第二开孔18中形成至少一第二金属层17，以电性连接半导体层13’或/及第一金属层11，其中，左边为一电容结构，中间为一底栅极(bottom-gate)型式薄膜晶体管，右边为一接触孔。至于其他具体细节将可由前述第一实施例的内容推知，故不再赘述。
或者，也可于软质层的图案化制程而使半导体层13’上的绝缘保护层14外露，如图9C-1所示。
第十实施例
图10A与图10B所示者，为本发明的电子元件的第十实施例的剖视图，其中，图10A为图10B的不同实施例。
图10A大致上相近于图3A右方结构，但一第二金属层17同时电性连接第一金属层11与半导体层13’，而构成二极管(diode)。
如图10B所示，也可不形成绝缘保护层14。
第十一实施例
图11A与图11B所示者，为本发明的电子元件的第十一实施例的剖视图，其中，图11A为图11B的不同实施例。
如图11B所示，本发明的实施例提供一种例如电阻或天线结构的电子元件，其包括：承载板10；第一金属层11，其配置于承载板10上；介电层12，其配置于第一金属层11上，第一金属层11与介电层12的外缘图案一致，第一金属层11与介电层12配置成多个不相连的图案化区块；软质层15，其配置于承载板10上，以包覆第一金属层11与介电层12，软质层15的杨氏模数(Young's modulus)可小于40十亿帕斯卡(GPa)；至少一第一开孔16，其贯穿软质层15与介电层12；以及至少一第二金属层17，其配置于软质层15上与第一开孔16中，以电性连接第一金属层11，且不同图案化区块的第二金属层17彼此相连。
于图11A中，还包括绝缘保护层14，其配置于介电层12上，绝缘保护层14与介电层12的外缘图案一致，且第一开孔16更贯穿绝缘保护层14。
请参阅图1E、图1E-1、图1E-2、图1E-3、图2、图3A、图3B、图3C、图4A、图4B、图4C、图5A、图5B、图5C、图6A、图6B、图6C、图6D、图7B、图8A、图9C、图9C-1、图10A与图10B，本发明的实施例提供一种电子元件，包括：承载板10；第一金属层11，其配置于承载板10上；介电层12，其配置于第一金属层11上，第一金属层11与介电层12的外缘图案一致；半导体层13’，其配置于介电层12上；软质层15，其配置于承载板10上，以包覆第一金属层11、介电层12与半导体层13’，软质层15的杨氏模数(Young's modulus)可小于40十亿帕斯卡(GPa)；至少一第一开孔16，其贯穿软质层15；以及至少一第二金属层17，其配置于软质层15上与第一开孔16中，以电性连接半导体层13’。
前述的电子元件中，半导体层13’的范围可小于第一金属层11的范围；或可还包括绝缘保护层14，其配置于介电层12上，以包覆半导体层13’，绝缘保护层14与介电层12的外缘图案一致，且第一开孔16更贯穿绝缘保护层14。
依前述的电子元件，还包括绝缘保护层14，其配置于承载板10上，以包覆介电层12、半导体层13’与第一金属层11，且第一开孔16更贯穿绝缘保护层14。
依前述的电子元件，还包括半导体保护层19，其配置于半导体层13’上，半导体保护层19与半导体层13’的图案一致，且第一开孔16更贯穿半导体保护层19。
请参阅图11A与图11B，本发明的实施例提供另一种电子元件，其包括：承载板10；第一金属层11，其配置于承载板10上；介电层12，其配置于第一金属层11上，且第一金属层11与介电层12的外缘图案一致，第一金属层11与介电层12配置成多个不相连的图案化区块；软质层15，其配置于承载板10上，以包覆第一金属层11与介电层12，且软质层15的杨氏模数小于40十亿帕斯卡；至少一第一开孔16，其贯穿软质层15与介电层12；以及至少一第二金属层17，其配置于软质层15上与第一开孔16中，以电性连接第一金属层11，且不同图案化区块上的第二金属层17彼此相连。
在一实施例中，电子元件可包括薄膜晶体管、电容、电阻、电感、接触孔、二极管、记忆体或天线等，各电子元件的连接关系视需求可做变更，并不以上述方式为限。
本发明的一实施例以例如有机材料的耐挠曲的软质层来分隔与包覆薄膜晶体管、电容或接触孔等电子元件，以达到应力分散与应力吸收的功效，使得本发明实施例的电子元件具有较佳的挠曲特性。又本发明实施例的电性结构部分以无机材料制作，可保有较佳的电性；此外，本发明实施例的制法所需的图案化制程次数较少，可有效节省制作时间与成本。
上述实施例仅用于例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟习此项技艺的人士均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (18)

1.一种电子元件，其特征在于，包括：
承载板；
第一金属层，其配置于该承载板上；
介电层，其配置于该第一金属层上而未接触该承载板，且该介电层具有图案，该介电层与该第一金属层的外缘图案一致；
半导体层，其配置于该介电层上；
软质层，其配置于该承载板上且接触该第一金属层的侧面，以包覆该第一金属层、该介电层与该半导体层，且该软质层的杨氏模数小于40十亿帕斯卡；
至少一第一开孔，其贯穿该软质层；以及
至少一第二金属层，其配置于该软质层上与该第一开孔中，以电性连接该半导体层。
2.如权利要求1所述的电子元件，其特征在于，该半导体层的范围小于该第一金属层的范围。
3.如权利要求1所述的电子元件，其特征在于，该电子元件还包括绝缘保护层，其配置于该介电层上，以包覆该半导体层，该绝缘保护层与该介电层的外缘图案一致，且该第一开孔更贯穿该绝缘保护层。
4.如权利要求1所述的电子元件，其特征在于，该电子元件还包括绝缘保护层，其配置于该承载板上，以包覆该介电层、该半导体层与该第一金属层，且该第一开孔更贯穿该绝缘保护层。
5.如权利要求1所述的电子元件，其特征在于，该第一金属层为厚度在350纳米以上。
6.如权利要求1所述的电子元件，其特征在于，于未配置有该半导体层之处，还包括贯穿该软质层与该介电层的第二开孔，该第二金属层还配置于该第二开孔中，以电性连接该第一金属层，而构成接触孔。
7.如权利要求6所述的电子元件，其特征在于，该电子元件的个数为多个，且该些电子元件的第二金属层的其中的一者与另一电子元件的该第一金属层或该第二金属层电性连接，或者，该些电子元件的该些第一金属层与该些介电层分别相连接。
8.如权利要求7所述的电子元件，其特征在于，该电子元件还包括绝缘保护层，其配置于该介电层上，以包覆该半导体层，且该第一开孔更贯穿该绝缘保护层。
9.如权利要求1所述的电子元件，其特征在于，该第二金属层电性连接该第一金属层与该半导体层。
10.如权利要求1所述的电子元件，其特征在于，该电子元件还包括半导体保护层，其配置于该半导体层上，该半导体保护层与该半导体层的图案一致，且该第一开孔更贯穿该半导体保护层。
11.一种电子元件，其特征在于，包括：
承载板；
第一金属层，其配置于该承载板上；
介电层，其配置于该第一金属层上而未接触该承载板，该介电层具有图案且该第一金属层与该介电层的外缘图案一致，该第一金属层与该介电层配置成多个不相连的图案化区块；
软质层，其配置于该承载板上且接触该第一金属层的侧面，以包覆该第一金属层与该介电层，且该软质层的杨氏模数小于40十亿帕斯卡；
至少一第一开孔，其贯穿该软质层与该介电层；以及
至少一第二金属层，其配置于该软质层上与该第一开孔中，以电性连接该第一金属层，且不同图案化区块的该第二金属层彼此相连。
12.如权利要求11所述的电子元件，其特征在于，该电子元件还包括绝缘保护层，其配置于该介电层上，该绝缘保护层与该介电层的外缘图案一致，且该第一开孔更贯穿该绝缘保护层。
13.一种电子元件的制法，其特征在于，包括：
于一承载板上形成第一金属层；
于该第一金属层上形成介电层；
于该介电层上形成半导体层；
进行图案化制程，以令该介电层具有图案且该第一金属层与该介电层的图案一致，其中该介电层未接触该承载板；
于该承载板上形成软质层，该软质层接触该第一金属层的侧面，以包覆该第一金属层、该介电层与该半导体层，且该软质层的杨氏模数小于40十亿帕斯卡；
形成贯穿该软质层的至少一第一开孔，以外露部分该半导体层；以及
于该软质层上与该第一开孔中形成至少一第二金属层，以电性连接该半导体层。
14.如权利要求13所述的电子元件的制法，其特征在于，于形成该半导体层之后，还包括于该介电层上形成包覆该半导体层的绝缘保护层，以于该图案化制程时使该绝缘保护层与该介电层的图案一致，其中，该软质层更形成于该绝缘保护层上，且该第一开孔更贯穿该绝缘保护层。
15.如权利要求13所述的电子元件的制法，其特征在于，于进行该图案化制程之后，还包括于该承载板上形成包覆该介电层、该半导体层与该第一金属层的绝缘保护层，且该软质层还形成于该绝缘保护层上，并令该第一开孔更贯穿该绝缘保护层。
16.如权利要求13所述的电子元件的制法，其特征在于，于形成该第一开孔时，还包括于未形成有该半导体层之处形成贯穿该软质层与该介电层的第二开孔，且该第二金属层还形成于该第二开孔中，以电性连接该第一金属层，而构成接触孔。
17.如权利要求16所述的电子元件的制法，其特征在于，于形成该半导体层之后，还包括于该介电层上形成绝缘保护层，以包覆该半导体层与该介电层，并于进行该图案化制程后，使该绝缘保护层与该介电层的图案一致，且该第一开孔与该第二开孔更贯穿该绝缘保护层。
18.如权利要求13所述的电子元件的制法，其特征在于，于形成该半导体层之后，还包括于该半导体层上形成半导体保护层，并使该半导体保护层与该半导体层的图案一致，且该第一开孔更贯穿该半导体保护层。
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