CN105118784A - 具有突变隧穿结的utb-soi隧穿场效应晶体管及制备方法 - Google Patents

具有突变隧穿结的utb-soi隧穿场效应晶体管及制备方法 Download PDF

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Abstract

本发明涉及一种具有突变隧穿结的UTB-SOI隧穿场效应晶体管及制备方法，该制备方法包括:选取UTB-SOI衬底；形成浅沟槽隔离；光刻形成漏区图形，带胶离子注入形成漏区；干法刻蚀形成源区沟槽；在源区沟槽内淀积硅材料并进行原位掺杂形成源区；形成栅介质层和前栅极层，刻蚀形成前栅；光刻引线窗口，淀积金属，光刻引线，形成源/漏、前栅引线。本发明采用离子注入工艺在漏区注入离子，有助于形成缓变掺杂浓度梯度的本征区/漏区结，可有效抑制隧穿场效应晶体管中的双极效应；源区通过刻蚀沟槽并选择性外延淀积填充的工艺制备，能够精确地限定隧穿结面积，同时采用原位掺杂，有助于形成陡峭掺杂浓度梯度的隧穿结，可有效的提高器件驱动电流及降低亚阈斜率。

Description

具有突变隧穿结的UTB-SOI隧穿场效应晶体管及制备方法
技术领域
本发明属于半导体集成电路技术领域，尤其涉及一种具有突变隧穿结的UTB-SOI隧穿场效应晶体管及制备方法。
背景技术
集成电路(IntegratedCircuit,简称IC)技术遵循“Moore定律”的发展进入了纳米尺度，来自短沟道效应、寄生效应以及量子隧穿等问题的挑战使得传统的微电子器件技术越来越难以满足IC技术持续发展的要求，特别是日益严重的功耗问题，已经成为延续“Moore定律”的最大瓶颈。
隧穿场效应晶体管(TunnelingFieldEffectTransistor,简称TFET)采用带带隧穿物理机制，使其亚阈摆幅不受传统MOSFET亚阈摆幅极限值KT/q的限制，并且具有关态电流小，频率特性好以及静态功耗低等优势，被认为是延续“Moore定律”的重要途径。
但是，目前硅基TFET面临着驱动电流小以及亚阈值斜率相对于理论值退化的问题，使其应用受到了限制。因此，提高其驱动电流及获得超低的亚阈值斜率成为硅基TFET亟待解决的问题。
发明内容
为了克服现有硅基TFET器件驱动电流小以及亚阈值斜率相对于理论值退化的问题，本发明提出一种具有突变隧穿结的UTB-SOI隧穿场效应晶体管及制备方法。该器件可实现隧穿结陡峭的掺杂浓度梯度和可控的隧穿结面积，有效提高器件驱动电流以及降低亚阈斜率，同时能有效的抑制双向导通特性，保持低的泄漏电流。
具体地，本发明实施例提出的一种具有突变隧穿结的UTB-SOI隧穿场效应晶体管的制备方法，包括步骤：
步骤a、选取UTB-SOI衬底；
步骤b、在所述UTB-SOI衬底上形成浅沟槽隔离；
步骤c、在所述UTB-SOI衬底上的指定位置处光刻形成漏区图形，采用带胶离子注入工艺形成漏区；
步骤d、在所述UTB-SOI衬底上异于所述指定位置处采用干法刻蚀工艺形成源区沟槽；
步骤e、在所述源区沟槽内淀积硅材料，并同时进行原位掺杂，形成掺杂浓度高于所述漏区的源区；
步骤f、在所述UTB-SOI衬底的顶层硅表面形成栅介质层和前栅极层，刻蚀形成前栅；
步骤g、光刻引线窗口，淀积金属，光刻引线，形成源区、漏区、前栅金属引线，以形成所述具有突变隧穿结的UTB-SOI隧穿场效应晶体管。
在本发明的一个实施例中，在步骤f之后，还包括：
步骤x、在所述UTB-SOI衬底的底层硅表面形成背栅极层，刻蚀形成背栅；
相应地，步骤g包括：
光刻引线窗口，淀积金属，光刻引线，形成源区、漏区、前栅、背栅金属引线，以形成所述具有突变隧穿结的UTB-SOI隧穿场效应晶体管。
在本发明的一实施例中，步骤c包括：
步骤c1、利用光刻工艺在所述UTB-SOI衬底上的指定位置光刻形成所述漏区图形；
步骤c2、利用带胶离子注入的方法对所述指定位置处注入杂质以形成所述漏区；
步骤c3、去除光刻胶；
步骤c4、利用退火工艺激活所述漏区中的杂质。
在本发明的一实施例中，步骤d包括：
步骤d1、在所述UTB-SOI衬底表面形成保护层；
步骤d2、利用光刻工艺在所述保护层上形成隔离区图形；
步骤d3、利用干法刻蚀工艺在所述隔离区图形的位置处刻蚀所述保护层及所述UTB-SOI衬底的顶层硅以形成所述源区沟槽。
在本发明的一实施例中，步骤e包括：
步骤e1、对所述源区沟槽进行平整化处理；
步骤e2、在所述源区沟槽内在选择性外延生长所述硅材料，同时通入掺杂气体对所述硅材料进行原位掺杂,以形成掺杂浓度高于所述漏区的所述源区。
在本发明的一实施例中，步骤f包括：
步骤f1、利用化学气相淀积的方法在所述UTB-SOI衬底的顶层硅表面淀积高K材料层，作为所述栅介质层；
步骤f2、利用化学气相淀积的方法在所述栅介质层表面淀积多晶硅栅材料，作为所述前栅极层；
步骤f3、利用干法刻蚀工艺刻蚀所述栅介质层和所述前栅极层形成所述前栅。
在本发明的一实施例中，所述栅介质层为铪基材料、Al2O3、La2O3、ZrO2或LaAlO中的任意一种。
此外，本发明另一实施例提出的一种具有突变隧穿结的UTB-SOI隧穿场效应晶体管，由上述实施例的具有突变隧穿结的UTB-SOI隧穿场效应晶体管的制备方法制得。
本发明在漏区通过带胶离子注入工艺制备，有助于形成缓变掺杂浓度梯度的本征区/漏区结，可有效抑制隧穿场效应晶体管中的双极效应；源区通过刻蚀沟槽并选择性外延淀积填充的工艺制备，能够精确限定的隧穿结面积，同时采用原位掺杂，有助于形成陡峭掺杂浓度梯度的隧穿结，可有效的提高器件驱动电流及降低亚阈斜率；
由上可知，本发明实施例制备的具有突变隧穿结的UTB-SOI隧穿场效应晶体管，其漏区通过带胶离子注入工艺制备，该工艺有助于形成缓变掺杂浓度梯度的本征区/漏区结，可有效抑制隧穿场效应晶体管中的双极效应；其源区通过刻蚀沟槽并用选择性外延淀积填充的工艺制备，该工艺能够提供精确限定的隧穿结面积，同时采用原位掺杂，有助于形成具有陡峭掺杂浓度梯度的隧穿结和掺杂均匀的源区，可有效的提高器件驱动电流以及降低亚阈斜率。另外，本发明制备的具有突变隧穿结的UTB-SOI隧穿场效应晶体管采用UTB-SOI衬底、双栅结构，高K栅介质层、限定的源区和漏区掺杂等方法，可进一步提高器件的性能，有望在低功耗领域得到采用，有较高的实用价值。
通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。
附图说明
下面将结合附图，对本发明的具体实施方式进行详细的说明。
图1为本发明实施例的一种具有突变隧穿结的UTB-SOI隧穿场效应晶体管的制备方法流程图；
图2a-图2h为本发明实施例的一种具有突变隧穿结的UTB-SOI隧穿场效应晶体管的制备方法示意图；
图3为本发明实施例的一种具有突变隧穿结的UTB-SOI隧穿场效应晶体管的制备方法流程示意图；以及
图4为本发明实施例的一种具有突变隧穿结的UTB-SOI隧穿场效应晶体管的器件结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
实施例一
请参见图1，图1为本发明实施例的一种具有突变隧穿结的UTB-SOI隧穿场效应晶体管的制备方法流程图，该制备方法包括如下步骤：
步骤a、选取UTB-SOI衬底；
步骤b、在UTB-SOI衬底上形成浅沟槽隔离；
步骤c、在UTB-SOI衬底上的指定位置处光刻形成漏区图形，采用带胶离子注入工艺形成漏区；
步骤d、在UTB-SOI衬底上异于指定位置处采用干法刻蚀工艺形成源区沟槽；
步骤e、在源区沟槽内淀积硅材料，并同时进行原位掺杂，形成掺杂浓度高于漏区的源区；
步骤f、在UTB-SOI衬底的顶层硅表面形成栅介质层和前栅极层，刻蚀形成前栅；
步骤g、光刻引线窗口，淀积金属，光刻引线，形成源区、漏区、前栅金属引线，以形成具有突变隧穿结的UTB-SOI隧穿场效应晶体管。
具体地，在步骤f之后，还包括：
步骤x、在UTB-SOI衬底的底层硅表面形成背栅极层，刻蚀形成背栅；则步骤g变为：光刻引线窗口，淀积金属，光刻引线，形成源区、漏区、前栅、背栅金属引线，以形成具有突变隧穿结的UTB-SOI隧穿场效应晶体管。
具体地，步骤c包括：
步骤c1、利用光刻工艺在UTB-SOI衬底上的指定位置光刻形成漏区图形；
步骤c2、利用带胶离子注入的方法对指定位置处注入杂质以形成漏区；
步骤c3、去除光刻胶；
步骤c4、利用退火工艺激活漏区中的杂质。
具体地，步骤d包括：
步骤d1、在UTB-SOI衬底表面形成保护层；
步骤d2、利用光刻工艺在保护层上形成隔离区图形；
步骤d3、利用干法刻蚀工艺在隔离区图形的位置处刻蚀保护层及UTB-SOI衬底的顶层硅以形成源区沟槽。
具体地，步骤e包括：
步骤e1、对源区沟槽进行平整化处理；
步骤e2、在源区沟槽内在选择性外延生长硅材料，同时通入掺杂气体对硅材料进行原位掺杂,以形成掺杂浓度高于漏区的源区。
具体地，步骤f包括：
步骤f1、利用化学气相淀积的方法在UTB-SOI衬底的顶层硅表面淀积高K材料层，作为栅介质层；
步骤f2、利用化学气相淀积的方法在所述栅介质层表面淀积多晶硅栅材料，作为前栅极层；
步骤f3、利用干法刻蚀工艺刻蚀栅介质层和前栅极层形成前栅。
具体地，栅介质层为铪基材料、Al2O3、La2O3、ZrO2或LaAlO中的任意一种。
本发明实施例制备的具有突变隧穿结的UTB-SOI隧穿场效应晶体管，其漏区通过离子注入工艺制备，该工艺有助于形成缓变掺杂浓度梯度的本征区/漏区结，可有效抑制隧穿场效应晶体管中的双极效应；其源区通过刻蚀沟槽并用选择性外延淀积填充的工艺制备，该工艺能够提供精确限定的隧穿结面积，同时采用原位掺杂，有助于形成具有陡峭掺杂浓度梯度的隧穿结和掺杂均匀的源区，可有效的提高器件驱动电流以及降低亚阈斜率。另外，本发明制备的具有突变隧穿结的UTB-SOI隧穿场效应晶体管采用UTB-SOI衬底、双栅结构，高K栅介质层、限定的源区和漏区掺杂等方法，可进一步提高器件的性能，有望在低功耗领域得到采用，有较高的实用价值。
另外，本发明所涉及的诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
实施例二
请参见图2a-图2h为本发明实施例的一种具有突变隧穿结的UTB-SOI隧穿场效应晶体管的制备方法示意图；本实施例以制备具有突变隧穿结的UTB-SOI隧穿场效应晶体管为例说明，具体步骤如下：
(1)、选取UTB-SOI衬底。如图2a所示，UTB-SOI衬底包括顶层硅101、氧化物埋层102例如二氧化硅层埋层，以及底层硅103。采用UTB-SOI衬底的原因在于，UTB-SOI衬底形成的半导体器件具有功耗低、速度高、集成密度高、抗干扰能力强、抗辐照能力强、工艺简单，并能彻底消除体Si器件的寄生闩锁效应等优点，可为隧穿场效应晶体管在低功耗领域的应用提供了有利的条件；该UTB-SOI衬底的底层硅厚度可选10～20nm，该厚度有效提高前栅与背栅对隧穿场效应晶体管隧穿结处势垒宽度的控制能力，进而提高隧穿场效应晶体管中的驱动电流，亚阈值摆幅等电学特性。所以优选采用UTB-SOI作为单突变结的UTB-SOI隧穿场效应晶体管的衬底。该UTB-SOI衬底101的晶向可以是（100）或者（110）或者（111），此处不做任何限制，另外，该UTB-SOI衬底101的掺杂类型可以为N型，也可以是为P型，掺杂浓度例如为1014～1017cm-3。
(2)、在UTB-SOI衬底上形成浅槽隔离。如图2b，刻蚀UTB-SOI衬底形成浅槽隔离201。具体过程为：
(21)、在UTB-SOI衬底表面形成第一保护层；具体地，第一保护层包括第一二氧化硅(SiO2)层和第一氮化硅（Si3N4）层；则第一保护层的形成包括：在UTB-SOI衬底表面生长二氧化硅(SiO2)以形成第一二氧化硅(SiO2)层；在第一二氧化硅(SiO2)层表面生长氮化硅（Si3N4）以形成第一氮化硅（Si3N4）层。这样做的好处在于，利用二氧化硅(SiO2)的疏松特性，将氮化硅（Si3N4）的应力隔离，使其不能传导进顶层Si，保证了顶层Si性能的稳定；基于氮化硅（Si3N4）与Si在干法刻蚀时的高选择比，利用氮化硅（Si3N4）作为干法刻蚀的掩蔽膜，易于工艺实现。当然，可以理解的是，保护层的层数以及保护层的材料此处不做限制，只要能够形成保护层即可。
(22)、利用光刻工艺在第一保护层上形成第一隔离区图形；
(23)、利用干法刻蚀工艺在第一隔离区图形的指定位置处刻蚀第一保护层及UTB-SOI衬底以形成浅沟槽隔离槽。
(24)、淀积二氧化硅(SiO2)材料填充浅槽隔离槽,形成浅沟槽隔离。其中，该浅沟槽隔离是由浅槽隔离(shallowtrenchisolation,简称STI)工艺技术实现的沟槽隔离。
(3)、带胶离子注入形成P型漏区，如图2c所示。具体可以包括如下步骤：
(31)、利用光刻工艺形成漏区图形；
(32)、利用带胶离子注入的方法对漏区图形的指定位置处注入N型杂质以形成N型漏区301；
(33)、去除光刻胶；
(34)、利用退火工艺激活N型漏区中的杂质。
(4)、刻蚀形成P型沟槽，如图2d所示。具体地：
(41)、在UTB-SOI衬底表面形成第二保护层。其中，第二保护层包括二氧化硅(SiO2)层和氮化硅（Si3N4）层；则第二保护层的形成包括：在UTB-SOI衬底表面生成二氧化硅(SiO2)以形成二氧化硅(SiO2)层；在二氧化硅(SiO2)层表面生成氮化硅（Si3N4）以形成氮化硅（Si3N4）层。这样做的好处类似于第一保护层的作用，此处不再赘述；
(42)、利用光刻工艺在第二保护层上形成第二隔离区图形；
(43)、利用干法刻蚀工艺在第二隔离区图形的指定位置处刻蚀第二保护层及UTB-SOI衬底以形成P型沟槽401。其中，P型沟槽的深度大于第三保护层厚度且小于第三保护层与UTB-SOI衬底顶层硅厚度之和，这样可实现隧穿结陡峭的掺杂浓度梯度和可控的隧穿结面积。
(5)、利用选择性单晶硅外延生长方法进行选择性外延生长，使其完全填充沟槽，同时通入掺杂气体对源区进行原位掺杂，并实现掺杂元素的原位激活，如图2e所示，形成高掺杂源区501。这样在形成P型有源区时可以形成杂质分布均匀、且高掺杂浓度的P区和陡峭的Pi结，以利于隧穿几率的提高。
(6)、形成前栅，如图2f所示。对于步骤(f)，具体为：
(61)、利用化学气相淀积的方法在衬底表面淀积高K材料层，作为器件的栅介质层601。栅介质层材料可以选用铪基材料(为高介电常数材料中的一类)，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO或HfZrO中的一种或其组合，也可以选用其他高介电常数材料，如Al2O3、La2O3、ZrO2或LaAlO中的一种或其组合，或者选用其他高介电常数材料与铪基材料的组合；
(62)、利用化学气相淀积的方法在衬底表面淀积重掺杂的多晶硅栅材料602；
(63)、去除表面部分多晶硅和高K栅介质层，形成前栅。如图2f所示。
(7)、形成背栅，如图2g。具体为：
(71)、在UTB-SOI衬底背面淀积金属；
(72)、光刻并去除背面部分金属，形成背栅701。
(8)、光刻引线孔，淀积金属，光刻引线，形成各极金属引线，如图2h所示。具体为：
(81)、在UTB-SOI衬底表面及背面生成二氧化硅；
(82)、在源区、漏区、前栅区、背栅区上光刻引线孔；
(83)、淀积金属，光刻引线，形成源区金属引线801、漏区金属引线802、前栅区金属引线803、背栅区金属引线804。
实施例三
请参见图3，图3为本发明实施例的一种具有突变隧穿结的UTB-SOI隧穿场效应晶体管的制备方法流程示意图，以制备沟道长度45nm的具有突变隧穿结的N型UTB-SOI隧穿场效应晶体管为例进行详细说明，具体步骤如下：
1、选取UTB-SOI衬底
该UTB-SOI衬底101的晶向可以是（100）或者（110）或者（111），此处不做任何限制，另外，该UTB-SOI衬底101的掺杂类型可以为N型，也可以是为P型，掺杂浓度例如为1014～1017cm-3，顶层Si的厚度例如为10～20nm。
2、浅沟槽隔离形成
2.1在UTB-SOI衬底上形成第一保护层。
首先利用化学气相沉积(Chemicalvapordeposition，简称CVD)的方法，在UTB-SOI衬底101上连续生长两层材料，第一层可以是厚度在2～5nm的二氧化硅(SiO2)层，第二层可以是厚度在10～30nm的氮化硅（Si3N4）层。
2.2光刻浅槽隔离区
通过光刻工艺在上述保护层上形成隔离区。采用湿法刻蚀工艺刻蚀该氮化硅（Si3N4）层，形成隔离区图形，再采用干法刻蚀，形成例如深8～16nm的隔离槽；
2.3填充浅槽隔离槽
采用CVD方法在750℃下，淀积8-16nm二氧化硅(SiO2)材料，将沟槽填满。可以理解的是，该二氧化硅(SiO2)材料主要用于进行隔离，其可以由多晶硅等其他材料替代，此处不做任何限制。
2.4平整表面
利用化学机械抛光(ChemicalMechanicalPolishing，简称CMP)，去除表面二氧化硅(SiO2)层，使表面平整。
3、形成低掺杂漏区
3.1离子注入
光刻N型区图形，采用带胶离子注入方法进行N注入，使N型有源区掺杂浓度达到1～5×1018cm-3。
3.2杂质激活
去除光刻胶，在氮气(N2)气氛中进行退火，退火温度为950-1150℃，退火0.5～1分钟，使离子注入的杂质激活、并且推进漏区中的杂质，形成低掺杂漏区。
4、形成源区沟槽
4.1在该UTB-SOI衬底上形成第二保护层
利用CVD的方法，在衬底上连续长两层材料，第一层为厚度在2～5nm的二氧化硅(SiO2)层，第二层为厚度在10～30nm的氮化硅（Si3N4）层。
4.2光刻P区沟槽
光刻P区沟槽，湿法刻蚀P区氮化硅（Si3N4）层，形成P区图形，干法刻蚀，形成宽30～60nm，深7～20nm的沟槽401。
5、形成高掺杂源区
5.1沟槽平整化处理
衬底氧化，使深槽内壁形成0.1～1nm厚度的氧化层，刻蚀槽内氧化层，使槽内壁光滑。
5.2选择性外延形成P型源区
利用低压化学气相淀积（LPCVD）工艺，在600℃至950℃的温度，利用选择性单晶硅外延生长方法进行选择性外延生长硅材料，同时通入掺杂气体对源区进行原位掺杂，并实现掺杂元素的原位激活。
该步骤也可选择其他CVD工艺（诸如超高真空CVD，分子束外延、其他的选择性外延生长工艺或它们的组合）。
基于硅的前气体包括硅烷（SiH4）、二氯硅烷（DCS）、乙硅烷（Si2H6）、丙硅烷（Si3H8）或其他基于硅的前气体或它们的组合。并使用诸如HCL的刻蚀气体来控制Si暴露区和介质表面之间的选择性生长。
原位掺杂使用诸如乙硼烷（B2H6）的含硼气体或其他的含有P型掺杂剂的气体或它们的组合引入P型掺杂剂。
5.3平整表面
利用化学机械抛光(ChemicalMechanicalPolishing，简称CMP)，去除表面二氧化硅(SiO2)层和氮化硅（Si3N4）层，使表面平整。
6、前栅图形形成
6.1高K材料层淀积
利用金属有机物化学气相淀积（metalorganicchemicalvapourdeposition,MOCVD），在500℃到700℃下，在衬底表面淀积一层高介电常数材料，厚度为3-5nm。
高介电常数材料可以是HfSiO、HfAlO等，
该步骤也可选择其他淀积工艺（诸如物理气相沉积PVD、原子层淀积ALD等）。
6.2金属栅材料淀积
在衬底表面淀积金属栅材料，厚度约为5nm。
金属栅材料可以是TiN、TaN、HfN、WNx等
6.3光刻及刻蚀
光刻形成前栅图形，利用选择性刻蚀去除表面部分高K材料和金属栅材料，形成前栅图形。
7、背栅图形形成
7.1金属栅材料淀积
在衬底背面溅射一层金属，如Al，厚度为5nm。
7.2光刻及刻蚀
光刻形成背栅图形，利用湿法刻蚀去除表面部分金属，形成背栅图形。
8、引线形成
8.1在表面形成SiO2
利用CVD的方法，在表面淀积二氧化硅(SiO2)层。
8.2光刻引线孔
在源区、漏区、前栅区、背栅区光刻SiO2形成引线孔。
8.3形成引线
在衬底表面溅射金属，合金化形成金属硅化物，并刻蚀掉表面的金属；再在衬底表面溅射金属，光刻引线，最终形成具有突变隧穿结的N型UTB-SOI隧穿场效应晶体管。
可以理解的是，如果制作具有突变隧穿结的P型UTB-SOI隧穿场效应晶体管，仅需在本实施例的基础上将P型沟槽和N型离子注入区中的掺杂浓度和掺杂类型互换即可实现。
实施例四
请参见图4，图4为本发明实施例的一种具有突变隧穿结的UTB-SOI隧穿场效应晶体管的器件结构示意图，本发明的具有突变隧穿结的UTB-SOI隧穿场效应晶体管包括超薄顶层硅层、埋氧层、底层硅层、栅介质层、前栅、背栅、高掺杂源区和低掺杂漏区。
具体地，所述的超薄全耗尽顶层硅层的厚度优选10-20nm，掺杂浓度小于1017cm-3。
具体地，所述的栅介质层材料可以选用铪基材料(为高介电常数材料中的一类)，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO或HfZrO中的一种或其组合，也可以选用其他高介电常数材料，如Al2O3、La2O3、ZrO2或LaAlO中的一种或其组合，或者选用所述其他高介电常数材料与所述铪基材料的组合。
具体地，所述的前栅位于栅介质层的上层，所述的背栅位于UTB-SOI衬底底层硅层的下层，且背栅与前栅对准，前栅与背栅长度大于源区与本征区的感应区之间的势垒区宽度。
具体地，所述的低掺杂漏区和所述的高掺杂源区掺有不同掺杂类型的杂质，且低掺杂漏区的掺杂浓度优选5×1018cm-3，高掺杂源区的掺杂浓度优选2×1020cm-3。
具体地，所述的超薄全耗尽顶层硅层的掺杂浓度在1×1014cm-3至1×1017cm-3之间。
通过上述实施例的阐述，本发明的有益效果是：
第一、通过对P型槽或N型槽深度的精确限定，隧穿结面积可以有效的控制。
第二、在P或N区槽中淀积硅材料形成源区时，采用原位掺杂，有助于形成具有陡峭掺杂浓度梯度的隧穿结和掺杂均匀的源区。
第三、采用带胶离子注入形成N或P型漏区，有助于形成缓变掺杂浓度梯度的本征区/漏区结，有效抑制隧穿场效应晶体管中的双极效应。
第四、所述的具有突变隧穿结的UTB-SOI隧穿场效应晶体管包括前栅和背栅，所述的前栅位于栅介质层的上层，所述的背栅位于SOI衬底底层硅的下层，且背栅与前栅对准。前栅与背栅长度大于源区与本征区的感应区之间的势垒区宽度，避免了栅长过小而引起的泄露电流增加，器件性能下降。
第五、绝缘层上的顶层硅厚度优选10-20nm，该厚度有效提高前栅与背栅对隧穿场效应晶体管隧穿结处势垒宽度的控制能力，进而提高隧穿场效应晶体管中的驱动电流，亚阈值摆幅等电学特性。
第六、栅介质层优选高K介质，可提高前栅对隧穿结处势垒宽度的控制能力，进而提高隧穿场效应晶体管中的驱动电流，亚阈值摆幅等电学特性。
第七、漏区掺杂浓度为5×1018cm-3，该掺杂浓度可有效抑制隧穿场效应晶体管中的双极性效应，降低亚阈电流以及保证电学接触。
第八、源区掺杂浓度为2×1020cm-3，该掺杂浓度可有效的提高隧穿场效应晶体管中的驱动电流，亚阈值摆幅等电学特性。
与现有的TFET相比，本发明提供的具有突变隧穿结的UTB-SOI隧穿场效应晶体管及制备方法可以有效的提高器件驱动电流以及降低亚阈斜率，同时能保持低的泄漏电流，有望在低功耗领域得到采用，有较高的实用价值。
综上所述，本文中应用了具体个例对本发明具有突变隧穿结的UTB-SOI隧穿场效应晶体管及制备方法的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。

Claims (8)

1.一种具有突变隧穿结的UTB-SOI隧穿场效应晶体管的制备方法，其特征在于，包括步骤：
步骤a、选取UTB-SOI衬底；
步骤b、在所述UTB-SOI衬底上形成浅沟槽隔离；
步骤c、在所述UTB-SOI衬底上的指定位置处光刻形成漏区图形，采用带胶离子注入工艺形成漏区；
步骤d、在所述UTB-SOI衬底上异于所述指定位置处采用干法刻蚀工艺形成源区沟槽；
步骤e、在所述源区沟槽内淀积硅材料，并同时进行原位掺杂，形成掺杂浓度高于所述漏区的源区；
步骤f、在所述UTB-SOI衬底的顶层硅表面形成栅介质层和前栅极层，刻蚀形成前栅；
步骤g、光刻引线窗口，淀积金属，光刻引线，形成源区、漏区、前栅金属引线，以形成所述具有突变隧穿结的UTB-SOI隧穿场效应晶体管。
2.如权利要求1所述的制备方法，其特征在于，在步骤f之后，还包括：
步骤x、在所述UTB-SOI衬底的底层硅表面形成背栅极层，刻蚀形成背栅；
相应地，步骤g包括：
光刻引线窗口，淀积金属，光刻引线，形成源区、漏区、前栅、背栅金属引线，以形成所述具有突变隧穿结的UTB-SOI隧穿场效应晶体管。
3.如权利要求1所述的制备方法，其特征在于，步骤c包括：
步骤c1、利用光刻工艺在所述UTB-SOI衬底上的指定位置光刻形成所述漏区图形；
步骤c2、利用带胶离子注入的方法对所述指定位置处注入杂质以形成所述漏区；
步骤c3、去除光刻胶；
步骤c4、利用退火工艺激活所述漏区中的杂质。
4.如权利要求1所述的制备方法，其特征在于，步骤d包括：
步骤d1在所述UTB-SOI衬底表面形成保护层；
步骤d2利用光刻工艺在所述保护层上形成隔离区图形；
步骤d3利用干法刻蚀工艺在所述隔离区图形的位置处刻蚀所述保护层及所述UTB-SOI衬底的顶层硅以形成所述源区沟槽。
5.如权利要求1所述的制备方法，其特征在于，步骤e包括：
步骤e1、对所述源区沟槽进行平整化处理；
步骤e2、在所述源区沟槽内在选择性外延生长所述硅材料，同时通入掺杂气体对所述硅材料进行原位掺杂,以形成掺杂浓度高于所述漏区的所述源区。
6.如权利要求1所述的制备方法，其特征在于，步骤f包括：
步骤f1、利用化学气相淀积的方法在所述UTB-SOI衬底的顶层硅表面淀积高K材料层，作为所述栅介质层；
步骤f2、利用化学气相淀积的方法在所述栅介质层表面淀积多晶硅栅材料，作为所述前栅极层；
步骤f3、利用干法刻蚀工艺刻蚀所述栅介质层和所述前栅极层形成所述前栅。
7.如权利要求1所述的制备方法，其特征在于，所述栅介质层为铪基材料、Al2O3、La2O3、ZrO2或LaAlO中的任意一种。
8.一种具有突变隧穿结的UTB-SOI隧穿场效应晶体管，其特征在于，由如权利要求1-7任一项所述的方法制得。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103500758A (zh) * 2013-10-12 2014-01-08 沈阳工业大学 半栅极控制源极肖特基势垒型隧穿场效应晶体管
CN103560144A (zh) * 2013-11-13 2014-02-05 北京大学 抑制隧穿晶体管泄漏电流的方法及相应的器件和制备方法
CN103558280A (zh) * 2013-11-15 2014-02-05 中国科学院上海微系统与信息技术研究所 一种基于隧穿场效应晶体管的生物传感器及其制备方法
US20150200298A1 (en) * 2014-01-16 2015-07-16 Globalfoundries Inc. Modified tunneling field effect transistors and fabrication methods

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103500758A (zh) * 2013-10-12 2014-01-08 沈阳工业大学 半栅极控制源极肖特基势垒型隧穿场效应晶体管
CN103560144A (zh) * 2013-11-13 2014-02-05 北京大学 抑制隧穿晶体管泄漏电流的方法及相应的器件和制备方法
CN103558280A (zh) * 2013-11-15 2014-02-05 中国科学院上海微系统与信息技术研究所 一种基于隧穿场效应晶体管的生物传感器及其制备方法
US20150200298A1 (en) * 2014-01-16 2015-07-16 Globalfoundries Inc. Modified tunneling field effect transistors and fabrication methods

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