CN104954038A - 集成电路 - Google Patents

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Abstract

一种集成电路，包括芯片以及封装。芯片包括第一焊垫、第二焊垫、核心电路与电阻单元。第一焊垫耦接至核心电路的信号路径。电阻单元的两端分别耦接至第一焊垫与第二焊垫。封装包括接脚与低通电路。接脚电性连接至第一焊垫。低通电路电性连接至第二焊垫。

Description

集成电路
技术领域
本发明是有关于一种电子元件，且特别是有关于一种集成电路。
背景技术
在信号传输的过程中，传输通道中的信号会有相当的损失。因此，在传送端(transmitter)与/或接收端(receiver)会设置用于补偿损失的均衡器(equalizer)电路。例如，图1是说明信号传输系统的电路方块示意图。于图1所示情境中，传送端110所输出的差动信号通过传输通道120而被传送至接收端130。在信号传输的过程中，传输通道120中的信号会有相当的损失。例如图1所示传输通道120中的增益G与频率f的特性曲线，其绘示了传输通道120中的信号增益G随着频率f的增加而减少，效果类似低通滤波器(low pass filter)。因此，在传送端110可以设置用于补偿损失的均衡器112，以将传送端核心电路111所输出的差动信号增益其高频部分。相似地，接收端130可以设置用于补偿损失的均衡器131，以将来自于传输通道120的差动信号增益其高频部分，并将均衡后的差动信号传输至接收端核心电路132。具体而言，在传送端110与/或接收端130的信号路径中配置高通滤波器(high pass filter)以使差动信号中高频成分的增益(gain)提高，藉此来进行差动信号的损失补偿与/或频带补偿。
发明内容
本发明提供一种集成电路，其可以提高传送端与/或接收端差动信号或单端信号(single-end signal)的传输完整性。
本发明的实施例揭示一种集成电路，包括芯片以及封装。芯片包括第一焊垫、第二焊垫、核心电路与第一电阻单元。第一焊垫耦接至核心电路的第一信号路径。第一电阻单元的两端分别耦接至第一焊垫与第二焊垫。芯片容置于封装中。封装包括第一接脚与低通电路。第一接脚电性连接至第一焊垫。低通电路的第一端电性连接至第二焊垫。
基于上述，在一些实施例中所揭示的集成电路经配置而可以具有适应带宽(Adaptive Band-width)的被动式均衡器(Passive Equalizer)功能，以提高差动信号或单端信号的传输完整性。利用配置在芯片内的电阻单元及配置在封装结构中的被动式低通电路，达到频响特性可调整的被动式均衡器功能。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1是说明信号传输系统的电路方块示意图。
图2是依照本发明实施例说明集成电路的示意图。
图3A是依照本发明另一实施例说明集成电路的示意图。
图3B是说明打线的设计参数示意图。
图4至图14是依照本发明不同实施例说明集成电路的示意图。
[标号说明]
110：传送端                  111：传送端核心电路
112、131：均衡器             120、230、730、1330：传输通道
130：接收端                  132：接收端核心电路
210、710、1310：芯片
211、711、1311：核心电路
212、712、713、1312、1313：电阻单元
220、720、1320：封装         221、721、1321：低通电路
310、353、420、520、811、821、911、912、921、922、1012、1013、1022、1024、1113、1115、1122、1124、1212、1213、1222、1224、1431～1438：打线
351、352、PAD5、PAD6：焊垫
410、610、1011、1112、1421、1422：高阻抗导线
510、1211：电感器
620、640、830、1021、1023、1111、1114、1121、1123、1221、1223：低阻抗导线
630、650：导电凸块
810、820、910、1010、1110、1210、1410：接脚
1314、1316：电阻器           1315、1317：路由电路
1430：公共接点               α：弧角
D：距离                      f：频率
G：信号增益                  H1：弧高
PAD1：第一焊垫               PAD2、PAD2_1、PAD2_n：第二焊垫
PAD3：第三焊垫               PAD4、PAD4_1、PAD4_m：第四焊垫
PIN1：第一接脚               PIN2：第二接脚
PINR：参考接脚               SW1：第一开关
SW2：第二开关                SW3：第三开关
SW4：第四开关                Vref：参考电压
具体实施方式
在本发明说明书全文(包括申请专利范围)中所使用的「耦接」一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其它装置或某种连接手段而间接地连接至该第二装置。另外，凡可能之处，在图式及实施方式中使用相同标号的元件/构件/步骤代表相同或类似部分。不同实施例中使用相同标号或使用相同用语的元件/构件/步骤可以相互参照相关说明。
图2是依照本发明实施例说明一种集成电路的示意图。图2所示集成电路包括芯片210与封装220。芯片210容置于封装220中。本实施例并不限制芯片210容置于封装220的方式。例如，本实施例可以采用导线架(Lead-frame)封装制程、球格阵列(ball grid array, BGA)封装制程、覆晶(Flip-chip)封装制程或是其它封装方式将芯片210容置于封装220中。
芯片210包括第一焊垫PAD1、第二焊垫PAD2、核心电路211与第一电阻单元212，其中第一焊垫PAD1耦接至核心电路211的第一信号路径。第一电阻单元212包括定电阻器或可变电阻器或MOS电阻，亦或以任何形式呈现在芯片中的电阻元件。第一电阻单元212的两端分别耦接至第一焊垫PAD1与第二焊垫PAD2。封装220包括第一接脚PIN1与低通(low-pass)电路221。
芯片210中的第一焊垫PAD1、第二焊垫PAD2、核心电路211与电阻单元212可以任何芯片制程制造。低通电路221可以任何非芯片制程制造，例如封装制程或表面焊接元件(surface-mounting device,SMD)制程。第一接脚PIN1电性连接至第一焊垫PAD1。本实施例并不限制第一焊垫PAD1与第一接脚PIN1之间的连接方式。在一些实施例中，第一焊垫PAD1可以利用打线(bondingwire)方式电性连接至第一接脚PIN1之间。在另一些实施例中，第一焊垫PAD1与第一接脚PIN1之间可以利用导电凸块(conductive bump)相互连接，或是利用其它方式相互连接。低通电路221的第一端电性连接至第二焊垫PAD2。第二焊垫PAD2与低通电路221之间的连接方式可以参照第一焊垫PAD1的相关说明而类推之。
传输通道230可以参照图1所示传输通道120的相关说明而类推之。在不同的应用情境中，传输通道230可以是印刷电路板(printed circuit board,PCB)上的信号导线，或是电缆线(例如同轴电缆、以太网络电缆或是其它电线)。信号可以经由传输通道230而被传输。例如，核心电路211所输出的信号可以经由第一焊垫PAD1、第一接脚PIN1与传输通道230而被传送至接收端电路(未绘示)。又例如，传送端电路(未绘示)所输出的信号可以经由传输通道230、第一接脚PIN1与第一焊垫PAD1而被传送至核心电路211。
一般而言，传输通道230具有低通滤波器(low pass filter)的特性。也就是说，传输通道230中的信号增益随着频率的增加而减少。利用芯片210内部的第一电阻单元212及封装220的低通电路221，第一焊垫PAD1上的信号的低频成份的增益量可以被减少。因此，图2所示的集成电路可以具有被动式均衡器(Passive Equalizer)功能，以提高信号的传输完整性。在另一些实施例中，电阻单元212的阻值可以被调整，以实现适应带宽(Adaptive Band-width)的被动式均衡器功能，以便调整其频率响应特性。
图3A是依照本发明另一实施例说明集成电路的示意图。图3A所示实施例可以参照图2的相关说明而类推之。于图3A所示实施例中，低通电路221包括参考接脚PINR以及打线(bonding wire)310。参考接脚PINR可以被用来耦接至参考电压Vref(例如接地电压或是其它固定电压)。在图3A所示实施例中，参考电压Vref可以由芯片210内部(或封装220内部)的稳压器(regulator)提供。在其它实施例中，参考电压Vref可以由封装220外部的电压源提供。打线310的两端分别电性连接至芯片210的第二焊垫PAD2与封装220的参考接脚PINR。打线310的寄生电感可以视为低通元件(low-pass component)。因此，第一焊垫PAD1上的信号的低频成份的增益量可以被减少。通过调整电阻单元212的阻值，图3A所示集成电路可以实现适应带宽的被动式均衡器功能，进而调整此均衡器的频率响应特性。
通过调整打线310的设计参数，可以调整打线310的寄生电感值。图3B是说明打线的设计参数示意图。图3B所示打线353的两端分别电性连接至芯片的焊垫351与封装的焊垫352。D表示芯片的焊垫351至封装的焊垫352的距离。本发明诸实施例所述打线(例如图3A所示打线310)皆可以参照图3B的相关说明而类推之。请参照图3B，通过调整打线353的线长、线径、材质、弧高H1及/或弧角α，可以调整打线353的寄生电感值。例如，打线353的线长可以是0～12mm，打线353的线径不限(例如0.018mm或是其它线径)。打线353的材质可以是铝(aluminum)、铜(copper)金(gold)、银(silver)或是其它金属/合金。打线353的弧高H1小于1.5mm。打线353的弧角α介于0°至90°之间。
图4是依照本发明又一实施例说明集成电路的示意图。图4所示实施例可以参照图2的相关说明而类推之。于图4所示实施例中，低通电路221包括参考接脚PINR、高阻抗导线410以及打线420。参考接脚PINR可以被用来耦接至参考电压Vref(例如接地电压或是其它固定电压)。在图4所示实施例中，参考电压Vref可以由芯片210内部(或封装220内部)的稳压器提供。在其它实施例中，参考电压Vref可以由封装220外部的电压源提供。高阻抗导线410的阻抗值可以视设计需求来决定，例如可以将高阻抗导线410的特征阻抗(characteristic impedance)值设定为大于70ohm。高阻抗导线410的第一端耦接至参考接脚PINR以接收参考电压Vref。打线420的两端分别电性连接至芯片210的第二焊垫PAD2与封装220的高阻抗导线410的第二端。本实施例并不限制高阻抗导线410的布局结构与几何形状。例如，高阻抗导线410可以被设置为线圈的形状。高阻抗导线410的布局结构具有电感效应，可以提供电感量。因此，高阻抗导线410可以视为低通元件，使得第一焊垫PAD1上的信号的低频成份的增益量可以被减少。通过调整电阻单元212的阻值，图4所示集成电路可以实现适应带宽的被动式均衡器功能，进而调整此均衡器的频率响应特性。
图5是依照本发明又一实施例说明集成电路的示意图。图5所示实施例可以参照图2的相关说明而类推之。于图5所示实施例中，低通电路221包括参考接脚PINR、电感器510以及打线520。参考接脚PINR可以被用来耦接至参考电压Vref(例如接地电压或是其它固定电压)。在图5所示实施例中，参考电压Vref可以由芯片210内部(或封装220内部)的稳压器提供。在其它实施例中，参考电压Vref可以由封装220外部的电压源提供。电感器510的电感量可以视设计需求来决定，例如可以将电感器510的电感量设定为小于100nH。电感器510的第一端耦接至参考接脚PINR以接收参考电压Vref。打线520的两端分别电性连接至芯片210的第二焊垫PAD2与封装220的电感器510的第二端。电感器510可以是表面焊接元件(SMD)或是其它形式的电感器。电感器510可以视为低通元件，使得第一焊垫PAD1上的信号的低频成份的增益量可以被减少。通过调整电阻单元212的阻值，图5所示集成电路可以实现适应带宽的被动式均衡器功能，进而调整此均衡器的频率响应特性。
图6是依照本发明再一实施例说明集成电路的示意图。图6所示实施例可以参照图2与图4的相关说明而类推之。于图6所示实施例中，低通电路221包括参考接脚PINR、高阻抗导线610以及低阻抗导线620。参考接脚PINR可以被用来耦接至参考电压Vref(例如接地电压或是其它固定电压)。在图6所示实施例中，参考电压Vref可以由芯片210内部(或封装220内部)的稳压器提供。在其它实施例中，参考电压Vref可以由封装220外部的电压源提供。高阻抗导线610的第一端耦接至参考接脚PINR以接收参考电压Vref。高阻抗导线610的第二端耦接至低阻抗导线620的第一端。低阻抗导线620的第二端通过导电凸块630电性连接至芯片210的第二焊垫PAD2。在另一实施例中，低阻抗导线620可能被省略。在低阻抗导线620被省略的情况下，高阻抗导线610的第二端可以直接耦接至导电凸块630，使得高阻抗导线610的第二端可以通过导电凸块630电性连接至芯片210的第二焊垫PAD2。低阻抗导线640的第一端耦接至第一接脚PIN1。低阻抗导线640的第二端通过导电凸块650电性连接至芯片210的第一焊垫PAD1。其中，高阻抗导线与低阻抗导线的阻抗值可以视设计需求来决定，例如可以将高阻抗导线与低阻抗导线的特征阻抗值分别设定为大于与小于70ohm。
图7是依照本发明更一实施例说明一种集成电路的示意图。图7所示实施例可以参照图2至图6的相关说明而类推之。图7所示集成电路包括芯片710与封装720。芯片710容置于封装720中。本实施例并不限制芯片710容置于封装720的方式。例如，本实施例可以采用导线架(Lead-frame)封装制程、球格阵列(ball grid array,BGA)封装制程、覆晶(Flip-chip)封装制程或是其它封装方式将芯片710容置于封装720中。
芯片710包括第一焊垫PAD1、第二焊垫PAD2、第三焊垫PAD3、第四焊垫PAD4、核心电路711、第一电阻单元712与第二电阻单元713。第一焊垫PAD1与第三焊垫PAD3被配置于第二焊垫PAD2与第四焊垫PAD4之间。第一焊垫PAD1耦接至核心电路711的第一信号路径，而第三焊垫PAD3耦接至核心电路711的第二信号路径，其中所述第一信号路径与所述第二信号路径互为差动信号对。第一电阻单元712与第二电阻单元713各自包括定电阻器或可变电阻器。第一电阻单元712的两端分别耦接至第一焊垫PAD1与第二焊垫PAD2。第二电阻单元713的两端分别耦接至第三焊垫PAD3与第四焊垫PAD4。
封装720包括第一接脚PIN1、第二接脚PIN2与低通电路721。芯片710中的第一焊垫PAD1、第二焊垫PAD2、第三焊垫PAD3、第四焊垫PAD4、核心电路711、第一电阻单元712与第二电阻单元713可以任何芯片制程制造。封装720中的低通电路721可以任何非芯片制程制造，例如封装制程或表面焊接元件(SMD)制程。第一接脚PIN1电性连接至第一焊垫PAD1，而第二接脚PIN2电性连接至第三焊垫PAD3。低通电路721的第一端与第二端分别电性连接至第二焊垫PAD2与第四焊垫PAD4。
本实施例并不限制焊垫与接脚之间的连接方式。在一些实施例中，第一焊垫PAD1可以利用打线(bonding wire)方式电性连接至第一接脚PIN1之间，而第三焊垫PAD3与第二接脚PIN2之间亦可以利用打线彼此电性连接。在另一些实施例中，焊垫与接脚之间可以利用导电凸块相互连接，或是利用其它方式相互连接。焊垫与低通电路721之间的连接方式亦可以利用打线、导电凸块或是其它方式相互连接。
传输通道730可以参照图1所示传输通道120或图2所示传输通道230的相关说明而类推之。在不同的应用情境中，传输通道730可以是印刷电路板(PCB)上的信号导线，或是电缆线(例如同轴电缆、以太网络电缆或是其它电线)。信号可以经由传输通道730而被传输。例如，核心电路711所输出的差动信号可以经由第一焊垫PAD1、第三焊垫PAD3、第一接脚PIN1、第二接脚PIN2与传输通道730而被传送至接收端电路(未绘示)。又例如，传送端电路(未绘示)所输出的信号可以经由传输通道730、第一接脚PIN1、第二接脚PIN2、第一焊垫PAD1与第三焊垫PAD3而被传送至核心电路711。
一般而言，传输通道730具有低通滤波器的特性。也就是说，传输通道730中的信号增益随着频率的增加而减少。利用芯片710内部的第一电阻单元712、第二电阻单元713以及封装720的低通电路721，第一焊垫PAD1与第三焊垫PAD3上的差动信号的低频成份的增益量可以被减少。因此，图7所示的集成电路可以具有被动式均衡器功能，以提高信号的传输完整性。在另一些实施例中，第一电阻单元712与第二电阻单元713的阻值可以被调整，以实现适应带宽的被动式均衡器功能，以便调整其频率响应特性。
图8是依照本发明更一实施例说明集成电路的示意图。图8所示实施例可以参照图7的相关说明而类推之。于图8所示实施例中，低通电路721包括接脚810、接脚820、打线811以及打线821。打线811的两端分别电性连接至芯片710的第二焊垫PAD2与封装720的低阻抗导线830的第一端。打线821的两端分别电性连接至芯片710的第四焊垫PAD4与封装720的低阻抗导线830的第二端。接脚810电性连接至低阻抗导线830的第一端。接脚820电性连接至低阻抗导线830的第二端。接脚810与接脚820可以被用来耦接至参考电压Vref(例如接地电压或是其它固定电压)。在图8所示实施例中，参考电压Vref可以由芯片710内部(或封装720内部)的稳压器提供。在其它实施例中，参考电压Vref可以由封装720外部的电压源提供。
在另一实施例中，接脚810与接脚820可以浮接(不耦接至参考电压Vref)。在其它实施例中，参考电压Vref、接脚810与接脚820可以被省略。
通过调整打线811与打线821的设计参数，可以调整其寄生电感值(详参图3B的相关说明)。打线811的寄生电感与打线821的寄生电感可以视为低通元件。因此，第一焊垫PAD1与第三焊垫PAD3上的差动信号的低频成份的增益量可以被减少。通过调整电阻单元712的阻值与电阻单元713的阻值，图8所示集成电路可以实现适应带宽的被动式均衡器功能，进而调整此均衡器的频率响应特性。
图9是依照本发明另一实施例说明集成电路的示意图。图9所示实施例可以参照图7与图8的相关说明而类推之。打线921的两端分别电性连接至芯片710的第一焊垫PAD1与封装720的接脚PIN1。打线922的两端分别电性连接至芯片710的第三焊垫PAD3与封装720的接脚PIN2。于图9所示实施例中，低通电路721包括接脚910、打线911以及打线912。打线911与打线921彼此不接触，而打线912与打线922彼此不接触。打线911的两端分别电性连接至芯片710的第二焊垫PAD2与封装720的接脚910。打线912的两端分别电性连接至芯片710的第四焊垫PAD4与封装720的接脚910。接脚910可以被用来耦接至参考电压Vref(例如接地电压或是其它固定电压)。在图9所示实施例中，参考电压Vref可以由芯片710内部(或封装720内部)的稳压器提供。在其它实施例中，参考电压Vref可以由封装720外部的电压源提供。在另一实施例中，接脚910可以浮接(不耦接至参考电压Vref)。通过调整打线911与打线912的设计参数，可以调整其寄生电感值(详参图3B的相关说明)。打线911的寄生电感与打线912的寄生电感可以视为低通元件。因此，第一焊垫PAD1与第三焊垫PAD3上的差动信号的低频成份的增益量可以被减少。
图10是依照本发明又一实施例说明集成电路的示意图。图10所示实施例可以参照图7的相关说明而类推之。芯片710的第一焊垫PAD1经由打线1022与低阻抗导线1021电性连接至封装720的接脚PIN1。芯片710的第三焊垫PAD3经由打线1024与低阻抗导线1023电性连接至封装720的接脚PIN2。于图10所示实施例中，低通电路721包括接脚1010、高阻抗导线1011、打线1012以及打线1013。另外，在覆晶封装制程的应用范例中，图11所示打线1012、1013、1022与1024可以被不同的导电凸块所取代。
低阻抗导线1021与1023被配置在封装720的第一导电层，而高阻抗导线1011被配置在封装720的第二导电层，因此低阻抗导线1021与1023不接触高阻抗导线1011。在其它实施例中，低阻抗导线1021与1023以及高阻抗导线1011可以被配置在封装720的相同导电层中，其中低阻抗导线1021与1023不接触高阻抗导线1011。打线1012的两端分别电性连接至芯片710的第二焊垫PAD2与封装720的高阻抗导线1011的第一端。打线1013的两端分别电性连接至芯片710的第四焊垫PAD4与封装720的高阻抗导线1011的第二端。高阻抗导线1011的中央端电性连接至接脚1010。接脚1010可以被用来耦接至参考电压Vref(例如接地电压或是其它固定电压)。在图10所示实施例中，参考电压Vref可以由芯片710内部(或封装720内部)的稳压器提供。在其它实施例中，参考电压Vref可以由封装720外部的电压源提供。高阻抗导线1011、打线1012与打线1013的寄生电感可以视为低通元件。因此，第一焊垫PAD1与第三焊垫PAD3上的差动信号的低频成份的增益量可以被减少。
在另一实施例中，接脚1010可以浮接(不耦接至参考电压Vref)。在其它实施例中，接脚1010可以被省略。
图11是依照本发明更一实施例说明集成电路的示意图。图11所示实施例可以参照图7的相关说明而类推之。芯片710的第一焊垫PAD1经由打线1122与低阻抗导线1121电性连接至封装720的接脚PIN1。芯片710的第三焊垫PAD3经由打线1124与低阻抗导线1123电性连接至封装720的接脚PIN2。于图11所示实施例中，低通电路721包括接脚1110、低阻抗导线1111、高阻抗导线1112、打线1113、低阻抗导线1114以及打线1115。低阻抗导线1111、1114、1121与1123被配置在封装720的第一导电层，而高阻抗导线1112被配置在封装720的第二导电层，因此低阻抗导线1121与1123不接触高阻抗导线1112。在其它实施例中，低阻抗导线1121与1123以及高阻抗导线1112可以被配置在封装720的相同导电层中，其中低阻抗导线1121与1123不接触高阻抗导线1112。打线1113的两端分别电性连接至芯片710的第二焊垫PAD2与封装720的高阻抗导线1112的第一端。打线1115的两端分别电性连接至芯片710的第四焊垫PAD4与封装720的低阻抗导线1114的第一端。低阻抗导线1114的第二端电性连接至高阻抗导线1112的第二端。高阻抗导线1112的中央端电性连接至低阻抗导线1111的第一端。低阻抗导线1111的第二端连接至接脚1110。接脚1110可以被用来耦接至参考电压Vref(例如接地电压或是其它固定电压)。在图11所示实施例中，参考电压Vref可以由芯片710内部(或封装720内部)的稳压器提供。在其它实施例中，参考电压Vref可以由封装720外部的电压源提供。
高阻抗导线1112可以提供电感量。本实施例并不限制高阻抗导线1112的布局结构与几何形状。例如，高阻抗导线1112可以被设置为线圈的形状。因此，高阻抗导线1112可以视为低通元件，使得第一焊垫PAD1与第三焊垫PAD3上的差动信号的低频成份的增益量可以被减少。
于图11所示实施例中，高阻抗导线1112所形成的线圈的中央抽头电性连接至接脚1110以接收参考电压Vref。在另一实施例中，接脚1110可以浮接(不耦接至参考电压Vref)。在其它实施例中，接脚1110与低阻抗导线1111可以被省略。另外，在覆晶封装制程的应用范例中，图11所示打线1113、1115、1122与1124可以被不同的导电凸块所取代。
图12是依照本发明更一实施例说明集成电路的示意图。图12所示实施例可以参照图7的相关说明而类推之。芯片710的第一焊垫PAD1经由打线1222与低阻抗导线1221电性连接至封装720的接脚PIN1。芯片710的第三焊垫PAD3经由打线1224与低阻抗导线1223电性连接至封装720的接脚PIN2。于图12所示实施例中，低通电路721包括接脚1210、电感器1211、打线1212以及打线1213。低阻抗导线1221与1223被配置在封装720的第一导电层，而电感器1211被配置在封装720的第二导电层，因此低阻抗导线1221与1223不接触电感器1211。在其它实施例中，低阻抗导线1221与1223以及电感器1211可以被配置在封装720的相同导电层中，其中低阻抗导线1221与1223不接触电感器1211。打线1212的两端分别电性连接至芯片710的第二焊垫PAD2与封装720的电感器1211的第一端。打线1213的两端分别电性连接至芯片710的第四焊垫PAD4与封装720的电感器1211的第二端。
于图12所示实施例中，电感器1211的中央抽头电性连接至接脚1210。接脚1210可以被用来耦接至参考电压Vref(例如接地电压或是其它固定电压)。在图12所示实施例中，参考电压Vref可以由芯片710内部(或封装720内部)的稳压器提供。在其它实施例中，参考电压Vref可以由封装720外部的电压源提供。在另一实施例中，接脚1210可以浮接(不耦接至参考电压Vref)。在其它实施例中，接脚1210可以被省略。
电感器1211的电感量可以视设计需求来决定，例如可以将电感器1211的电感量设定为小于100nH。电感器1211的中央抽头耦接至接脚1210以接收参考电压Vref。电感器1211可以是表面焊接元件(SMD)或是其它形式的电感器。电感器1211可以视为低通元件，使得第一焊垫PAD1与第三焊垫PAD3上的差动信号的低频成份的增益量可以被减少。通过调整电阻单元712与713的阻值，图12所示集成电路可以实现适应带宽的被动式均衡器功能，进而调整此均衡器的频率响应特性。
图13是依照本发明再一实施例说明一种集成电路的示意图。图13所示实施例可以参照图2至图12的相关说明而类推之。图13所示集成电路包括芯片1310与封装1320。芯片1310容置于封装1320中。本实施例并不限制芯片1310容置于封装1320的方式。例如，本实施例可以采用导线架(Lead-frame)封装制程、球格阵列(ball grid array,BGA)封装制程、覆晶(Flip-chip)封装制程或是其它封装方式将芯片1310容置于封装1320中。
芯片1310包括第一焊垫PAD1、第二焊垫PAD2_1～PAD2_n、第三焊垫PAD3、第四焊垫PAD4_1～PAD4_m、核心电路1311、第一电阻单元1312与第二电阻单元1313。第一焊垫PAD1耦接至核心电路1311的第一信号路径，而第三焊垫PAD3耦接至核心电路1311的第二信号路径，其中所述第一信号路径与所述第二信号路径互为差动信号对。这些第二焊垫PAD2_1～PAD2_n依照预设的连接关系电性连接至封装1320中的低通电路1321的多个第一端。这些第四焊垫PAD4_1～PAD4_m依照预设的连接关系电性连接至封装1320中的低通电路1321的多个第二端。本实施例并不限制焊垫与接脚之间的连接方式。在一些实施例中，芯片1310的焊垫可以利用打线方式电性连接至封装1320的接脚。在另一些实施例中，焊垫与接脚之间可以利用导电凸块相互连接，或是利用其它方式相互连接。
第一电阻单元1312包括电阻器1314与路由电路1315。电阻器1314的第一端耦接至第一焊垫PAD1。路由电路1315的公共端耦接至电阻器1314的第二端。路由电路1315的多个选择端以一对一方式耦接至第二焊垫PAD2_1～PAD2_n。路由电路1315可以将路由电路1315的公共端耦接至路由电路1315的这些选择端中的一者或多者。配合第二焊垫PAD2_1～PAD2_n上的打线，路由电路1315可调整打线的串/并联阻态，进而调整等效电感，以决定阻抗。第二电阻单元1313包括电阻器1316与路由电路1317。电阻器1316的第一端耦接至第三焊垫PAD3。路由电路1317的公共端耦接至电阻器1316的第二端。路由电路1317的多个选择端以一对一方式耦接至第四焊垫PAD4_1～PAD4_m。路由电路1317可以将路由电路1317的公共端耦接至路由电路1317的这些选择端中的一者或多者。配合第四焊垫PAD4_1～PAD4_m上的打线，路由电路1317可调整打线的串/并联阻态，进而调整等效电感，以决定阻抗。
封装1320包括第一接脚PIN1、第二接脚PIN2与低通电路1321。芯片1310中的第一焊垫PAD1、第二焊垫PAD2_1～PAD2_n、第三焊垫PAD3、第四焊垫PAD4_1～PAD4_m、核心电路1311、第一电阻单元1312与第二电阻单元1313可以任何芯片制程制造。封装1320中的低通电路1321可以任何非芯片制程制造，例如封装制程或表面焊接元件(SMD)制程。第一接脚PIN1电性连接至第一焊垫PAD1，而第二接脚PIN2电性连接至第三焊垫PAD3。
传输通道1330可以参照图1所示传输通道120或图2所示传输通道230的相关说明而类推之。在不同的应用情境中，传输通道1330可以是印刷电路板(PCB)上的信号导线，或是电缆线(例如同轴电缆、以太网络电缆或是其它电线)。信号可以经由传输通道1330而被传输。例如，核心电路1311所输出的差动信号可以经由第一焊垫PAD1、第三焊垫PAD3、第一接脚PIN1、第二接脚PIN2与传输通道1330而被传送至接收端电路(未绘示)。又例如，传送端电路(未绘示)所输出的信号可以经由传输通道1330、第一接脚PIN1、第二接脚PIN2、第一焊垫PAD1与第三焊垫PAD3而被传送至核心电路1311。
一般而言，传输通道1330具有低通滤波器的特性。也就是说，传输通道1330中的信号增益随着频率的增加而减少。利用芯片1310内部的第一电阻单元1312、第二电阻单元1313以及封装1320的低通电路1321，第一焊垫PAD1与第三焊垫PAD3上的差动信号的低频成份的增益量可以被减少。因此，图13所示的集成电路可以具有被动式均衡器功能，以提高信号的传输完整性。在另一些实施例中，第一电阻单元1312与第二电阻单元1313的阻值可以被调整，以实现适应带宽的被动式均衡器功能，以便调整其频率响应特性。
图14是依照本发明更一实施例说明集成电路的示意图。图14所示实施例可以参照图13的相关说明而类推之。于图14所示实施例中，芯片1310包括焊垫PAD1、焊垫PAD2_1、焊垫PAD2_2、焊垫PAD3、焊垫PAD4_1、焊垫PAD4_2、焊垫PAD5、焊垫PAD6、核心电路1311、第一电阻单元1312与第二电阻单元1313。第一电阻单元1312包括电阻器1314与路由电路1315。路由电路1315包括第一开关SW1与第二开关SW2。电阻器1314的第一端耦接至第一焊垫PAD1。第一开关SW1与第二开关SW2的第一端耦接至电阻器1314的第二端。第一开关SW1的第二端耦接至焊垫PAD2_1。第二开关SW2的第二端耦接至焊垫PAD2_2。第二电阻单元1313包括电阻器1316与路由电路1317。路由电路1317包括第三开关SW3与第四开关SW4。电阻器1316的第一端耦接至第三焊垫PAD3。第三开关SW3与第四开关SW4的第一端耦接至电阻器1316的第二端。第三开关SW3的第二端耦接至焊垫PAD4_1。第四开关SW4的第二端耦接至焊垫PAD4_2。
低通电路1321包括接脚1410、第一高阻抗导线1421、第二高阻抗导线1422、公共接点1430、第一打线1431、第二打线1432、第三打线1433、第四打线1434、第五打线1435、第六打线1436、第七打线1437、第八打线1438。第一打线1431的两端分别电性连接至芯片1310的焊垫PAD2_1与封装1320的第一高阻抗导线1421的第一端。第二打线1432的两端分别电性连接至芯片1310的焊垫PAD2_2与封装1320的第一高阻抗导线1421的第一端。第三打线1433的两端分别电性连接至芯片1310的焊垫PAD5与封装1320的第一高阻抗导线1421的第二端。第四打线1434的两端分别电性连接至芯片1310的焊垫PAD5与封装1320的公共接点1430。第五打线1435的两端分别电性连接至芯片1310的焊垫PAD6与封装1320的公共接点1430。第六打线1436的两端分别电性连接至芯片1310的焊垫PAD6与封装1320的第二高阻抗导线1422的第一端。第七打线1437的两端分别电性连接至芯片1310的焊垫PAD4_2与封装1320的第二高阻抗导线1422的第二端。第八打线1438的两端分别电性连接至芯片1310的焊垫PAD4_1与封装1320的第二高阻抗导线1422的第二端。
第一开关SW1与第二开关SW2可以将电阻器1314耦接至焊垫PAD2_1与/或焊垫PAD2_2。第三开关SW3与第四开关SW4可以将电阻器1316耦接至焊垫PAD4_1与/或焊垫PAD4_2。因此，路由电路1315与路由电路1317可以决定焊垫PAD1与焊垫PAD3之间的阻抗。例如，假设打线1431～1438各自具有电感值1nH，而高阻抗导线1421与1422各自具有电感值2nH。当开关SW1～SW4全部导通时，焊垫PAD1与焊垫PAD3之间的阻抗约略为0.5+2+1+1+1+1+2+0.5＝9nH(不包含电阻器1314与1316)。当开关SW1与SW3为导通，而开关SW2与SW4为截止时，焊垫PAD1与焊垫PAD3之间的阻抗约略为1+2+1+1+1+1+2+1＝10nH(不包含电阻器1314与1316)。
于图14所示实施例中，公共接点1430电性连接至接脚1410。接脚1410可以被用来耦接至参考电压Vref(例如接地电压或是其它固定电压)。在图14所示实施例中，参考电压Vref可以由芯片710内部(或封装720内部)的稳压器提供。在其它实施例中，参考电压Vref可以由封装720外部的电压源提供。在另一实施例中，接脚1410可以浮接(不耦接至参考电压Vref)。在其它实施例中，接脚1410可以被省略。
综上所述，上述诸实施例中所揭示的集成电路经配置而可以具有适应带宽(Adaptive Band-width)的被动式均衡器(Passive Equalizer)功能，以提高差动信号的传输完整性。利用配置在芯片内的电阻单元及配置在封装结构中(在芯片外)的被动式低通电路，达到频响特性可调整的被动式均衡器功能。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求范围所界定者为准。

Claims (24)

1.一种集成电路，其特征在于，包括：
芯片，该芯片包括第一焊垫、第二焊垫、核心电路与第一电阻单元，其中该第一焊垫耦接至该核心电路的第一信号路径，该第一电阻单元的两端分别耦接至该第一焊垫与该第二焊垫；以及
封装，该封装包括第一接脚与低通电路，其中该芯片容置于该封装中，该第一接脚电性连接至该第一焊垫，该低通电路的第一端电性连接至该第二焊垫。
2.根据权利要求1所述的集成电路，其中该第一电阻单元包括可变电阻器。
3.根据权利要求1所述的集成电路，其中该第一接脚与通过打线方式电性连接至该第一焊垫，且该低通电路通过打线方式电性连接至该第二焊垫。
4.根据权利要求1所述的集成电路，其中该低通电路包括：
参考接脚，用以耦接至参考电压；以及
打线，该打线的两端分别电性连接至该芯片的该第二焊垫与该封装的该参考接脚。
5.根据权利要求1所述的集成电路，其中该低通电路包括：
高阻抗导线，其第一端耦接至参考电压；以及
打线，该打线的两端分别电性连接至该芯片的该第二焊垫与该封装的该高阻抗导线的第二端。
6.根据权利要求5所述的集成电路，其中该高阻抗导线被设置为线圈。
7.根据权利要求1所述的集成电路，其中该低通电路包括：
电感器，其第一端耦接至参考电压；
打线，该打线的两端分别电性连接至该芯片的该第二焊垫与该封装的该电感器的第二端。
8.根据权利要求1所述的集成电路，其中该低通电路包括：
高阻抗导线，其中该高阻抗导线的第一端耦接至参考电压，以及该高阻抗导线的第二端通过导电凸块电性连接至该芯片的该第二焊垫。
9.根据权利要求1所述的集成电路，其中该芯片还包括第三焊垫、第四焊垫与第二电阻单元，其中该第三焊垫耦接至该核心电路的第二信号路径，该第一信号路径与该第二信号路径互为差动信号对，该第二电阻单元的两端分别耦接至该第三焊垫与该第四焊垫；以及
其中该封装还包括第二接脚，其中该第二接脚电性连接至该第三焊垫，该低通电路的第二端电性连接至该第四焊垫。
10.根据权利要求9所述的集成电路，其中该第一电阻单元与该第二电阻单元各自包括可变电阻器。
11.根据权利要求9所述的集成电路，其中该第一接脚与该第二接脚分别通过打线方式电性连接至该第一焊垫与该第三焊垫，且该低通电路的两端分别通过打线方式电性连接至该第二焊垫与该第四焊垫。
12.根据权利要求9所述的集成电路，其中该低通电路包括：
第三接脚；
第一打线，该第一打线的两端分别电性连接至该芯片的该第二焊垫与该封装的该第三接脚；以及
第二打线，该第二打线的两端分别电性连接至该芯片的该第四焊垫与该封装的该第三接脚。
13.根据权利要求12所述的集成电路，其中该第三接脚为浮接，或被耦接至参考电压。
14.根据权利要求9所述的集成电路，其中该低通电路包括：
低阻抗导线；
第一打线，该第一打线的两端分别电性连接至该芯片的该第二焊垫与该封装的该低阻抗导线的第一端；以及
第二打线，该第二打线的两端分别电性连接至该芯片的该第四焊垫与该封装的该低阻抗导线的第二端。
15.根据权利要求14所述的集成电路，其中该低通电路还包括：
第三接脚，电性连接至该低阻抗导线的第一端；以及
第四接脚，电性连接至该低阻抗导线的第二端；
其中该第三接脚与该第四接脚耦接至参考电压。
16.根据权利要求9所述的集成电路，其中该低通电路包括：
高阻抗导线；
第一打线，该第一打线的两端分别电性连接至该芯片的该第二焊垫与该封装的该高阻抗导线的第一端；以及
第二打线，该第二打线的两端分别电性连接至该芯片的该第四焊垫与该封装的该高阻抗导线的第二端。
17.根据权利要求16所述的集成电路，其中该高阻抗导线被设置为线圈。
18.根据权利要求16所述的集成电路，其中该低通电路还包括：
第三接脚，其中该高阻抗导线的中央端电性连接至该第三接脚。
19.根据权利要求9所述的集成电路，其中该低通电路包括：
电感器；
第一打线，该第一打线的两端分别电性连接至该芯片的该第二焊垫与该封装的该电感器的第一端；以及
第二打线，该第二打线的两端分别电性连接至该芯片的该第四焊垫与该封装的该电感器的第二端。
20.根据权利要求19所述的集成电路，其中该低通电路还包括：
第三接脚，其中该电感器的中央抽头电性连接至该第三接脚。
21.根据权利要求9所述的集成电路，其中该低通电路包括：
高阻抗导线，其中该高阻抗导线的第一端通过第一导电凸块电性连接至该芯片的该第二焊垫，以及该高阻抗导线的第二端通过第二导电凸块电性连接至该芯片的该第四焊垫。
22.根据权利要求9所述的集成电路，其中该芯片包括多个第二焊垫，该多个第二焊垫依照连接关系电性连接至该低通电路的多个第一端，该第一电阻单元包括：
电阻器，该电阻器的第一端耦接至该第一焊垫；以及
路由电路，该路由电路的公共端耦接至该电阻器的第二端，该路由电路的多个选择端以一对一方式耦接至该多个第二焊垫；
其中该路由电路将所述公共端耦接至该多个选择端中的一者或多者，该路由电路调整该些第二焊垫上的打线的串/并联阻态以决定阻抗。
23.根据权利要求9所述的集成电路，其中该芯片还包括第五焊垫、第六焊垫、第七焊垫与第八焊垫，该第一电阻单元包括第一电阻器、第一开关与第二开关，该第二电阻单元包括第二电阻器、第三开关与第四开关，该低通电路包括第一高阻抗导线、第二高阻抗导线、公共接点、第一打线、第二打线、第三打线、第四打线、第五打线、第六打线、第七打线、第八打线；
其中该第一电阻器的第一端耦接至该第一焊垫，而该第一电阻器的第二端耦接至该第一开关的第一端与该第二开关的第一端；
其中该第一开关的第二端耦接至该第二焊垫；
其中该第二开关的第二端耦接至该第五焊垫；
其中该第二电阻器的第一端耦接至该第三焊垫，而该第二电阻器的第二端耦接至该第三开关的第一端与该第四开关的第一端；
其中该第三开关的第二端耦接至该第四焊垫；
其中该第四开关的第二端耦接至该第六焊垫；
其中该第一打线的两端分别电性连接至该芯片的该第二焊垫与该封装的该第一高阻抗导线的第一端；
其中该第二打线的两端分别电性连接至该芯片的该第五焊垫与该封装的该第一高阻抗导线的第一端；
其中该第三打线的两端分别电性连接至该芯片的该第七焊垫与该封装的该第一高阻抗导线的第二端；
其中该第四打线的两端分别电性连接至该芯片的该第七焊垫与该封装的该公共接点；
其中该第五打线的两端分别电性连接至该芯片的该第八焊垫与该封装的该公共接点；
其中该第六打线的两端分别电性连接至该芯片的该第八焊垫与该封装的该第二高阻抗导线的第一端；
其中该第七打线的两端分别电性连接至该芯片的该第六焊垫与该封装的该第二高阻抗导线的第二端；以及
其中该第八打线的两端分别电性连接至该芯片的该第四焊垫与该封装的该第二高阻抗导线的第二端。
24.根据权利要求9所述的集成电路，其中该第一焊垫与该第三焊垫被配置于该第二焊垫与该第四焊垫之间。
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