TWI675568B

TWI675568B - 改善眼圖特性的裝置

Info

Publication number: TWI675568B
Application number: TW107124282A
Authority: TW
Inventors: 許源佳
Original assignee: 啟碁科技股份有限公司
Priority date: 2018-07-13
Filing date: 2018-07-13
Publication date: 2019-10-21
Also published as: TW202007108A

Abstract

一種用於改善眼圖特性的裝置，該裝置係設置於一印刷電路板上，該裝置包括：一第一晶片及一第二晶片，第一晶片包括至少一第一接腳且第二晶片包括至少一第二接腳，其中，第一晶片及第二晶片係適用於傳輸速率超過1Gbps之數位訊號傳輸；一走線，連接第一晶片及第二晶片；以及一第一阻抗匹配電路，連接於第一晶片之第一接腳及走線之間且設置於較鄰近於第一晶片之第一接腳，其中，第一阻抗匹配電路包括一第一電抗元件，第一阻抗匹配電路的一第一等效阻抗係根據第一晶片的一等效阻抗而調整。

Description

改善眼圖特性的裝置

一種改善眼圖特性的裝置，特別是一種藉由阻抗匹配來改善眼圖特性的裝置。

在數位訊號傳輸中，一般利用眼圖(Eye diagram)的大小來判斷信號在傳輸時的品質優劣。參閱圖1，眼圖的判讀方式，是由發射端晶片TX經過印刷電路板(Printed Circuit Board,PCB)的佈局走線(Trace)，到接收端晶片RX，並在接收端晶片前(大約是c點位置處)判讀眼圖的好壞。在高速數位訊號傳輸中，為了確保信號傳輸品質，通常就是控制PCB上的走線，讓阻抗盡量一致、或增加走線之間的距離，減少線與線間的干擾，使眼圖能盡量大。若仍無法改善眼圖大小，就必須看傳送端晶片或接收端晶片是否可以內建補償電路(即：等化器)、或額外添加昂貴的信號補償電路，或是更換成本較高特性更好的PCB板材。為了要確保眼圖大小能符合規範而採用以上的習知技術手段皆必須付出極高的設計成本。

本發明揭露書提出一種改善眼圖特性的裝置，可以在不外接昂貴補償電路的情況下來改善眼圖特性，避免多餘的設計成本支出。改善眼圖特性的裝置係設置於一印刷電路板上，該裝置包括：一第一晶片及一第二晶片，第一晶片包括至少一第一接腳且第二晶片包括至少一第二接腳，其中，第一晶片及第二晶片係適用於傳輸速率超過1Gbps之數位訊號傳輸；一走線，連接第一晶片及第二晶片；以及一第一阻抗匹配電路，連接於第一晶片之第一接腳及走線之間且設置於較鄰近於第一晶片之第一接腳，其中，第一阻抗匹配電路包括一第一電抗元件，第一阻抗匹配電路的一第一等效阻抗係根據第一晶片的一等效阻抗而調整。

為了能更進一步瞭解本發明為達成既定目的所採取之技術、方法及功效，請參閱以下有關本發明之詳細說明、圖式，相信本發明之目的、特徵與特點，當可由此得以深入且具體之瞭解，然而所附圖式僅提供參考與說明用，並非用來對本發明加以限制者。

2‧‧‧發射端晶片TX

21‧‧‧電阻

22‧‧‧電感

23‧‧‧電容

24‧‧‧接腳

3‧‧‧接收端晶片RX

31‧‧‧電阻

32‧‧‧電感

33‧‧‧電容

34‧‧‧接腳

4‧‧‧走線

5‧‧‧阻抗匹配電路

5’‧‧‧阻抗匹配電路

51‧‧‧電感

52‧‧‧電容

7‧‧‧差動放大器發射端TX

71‧‧‧接腳

72‧‧‧接腳

8‧‧‧差動放大器接收端RX

81‧‧‧接腳

82‧‧‧接腳

9‧‧‧SnP

圖1顯示為習知之晶片組及走線的電路圖。

圖2顯示為本發明之改善眼圖特性的裝置的等效電路圖，用以說明晶片組、走線及阻抗匹配電路的相對關係。

圖3顯示為僅透過基於IBIS模型之晶片所得到的史密斯圖結果與透過本發明之改善眼圖特性的裝置所得到的史密斯圖結果比較圖。

圖4顯示為僅透過基於IBIS模型之晶片所得到的眼圖結果與透過本發明之改善眼圖特性的裝置所得到的眼圖結果比較圖。

圖5A顯示為本發明之改善眼圖特性的裝置的第一實施例，說明阻抗匹配電路係靠近發射端晶片TX。

圖5B顯示為本發明之改善眼圖特性的裝置的第二實施例，說明阻抗匹配電路係靠近接收端晶片RX。

圖5C顯示為本發明之改善眼圖特性的裝置的第三實施例，說明兩個阻抗匹配電路係分別靠近發射端晶片TX及接收端晶片RX。

圖6顯示為一般差動對以及將本發明之三個實施例運用於差動對上的電路比較圖。

圖7顯示為在圖6中四種態樣下得到的眼圖結果比較圖。

揭露書提出一種改善眼圖特性的裝置，即利用在靠近晶片端設置易於取得的表面安裝元件(Surface-mounted device,SMD)以匹配其鄰近晶片之阻抗的方式，可以在不外接昂貴補償電路的情形下來改善眼圖特性，避免多餘的設計成本支出。又因為本發明之元件較傳統方式更容易取得，且直接安裝於印刷電路板(PCB)上，因此實施上較為便利。

圖1顯示為習知之PCB板上任意一組晶片及走線的電路圖。訊號由發射端晶片TX經由走線傳送至接收端晶片RX，並在接收端晶片前(大約是c點位置處)判讀眼圖的好壞。一般定義之發射端晶片TX及接收端晶片RX的晶片特性係採用IBIS(Input/Output Buffer Information Specification)模型，即：利用不揭露任何電路或處理資訊的V/I資料來提供輸入和輸出特性的一種方法。因此，採用IBIS模型特性之晶片並不受限於特定的電路設計，本發明亦不對此做任何限制。IBIS模型主要描述IC接腳的電器特性，包含電流對電壓的曲線、電壓對時間的曲線以及定義封裝的等效電路值...等等，而其封裝接腳的等效電路為電阻(R)串聯電感(L)再並聯電容(C)，如圖1中虛線框所示。

為了傳送信號的品質，佈局走線的設計會考量發射端晶片TX與接收端晶片RX之間的阻抗值。舉例來說，假設發射端晶片TX的輸出阻抗為50歐姆，必須要控制節點b與節點c間的阻抗也為50歐姆。而習知的走線設計方式就是利用控制走線的線寬，藉此控制走線的電感值來進行阻抗匹配，以進一步降低節點a到節點d的插入損耗(insertion loss)，因此在眼圖測試時就可增加眼圖中的眼高大小。但在實際佈局中，單純調整走線的線寬並無法真正達到有效的阻抗匹配，因為走線的寄生電感有實部跟虛部的存在。再者，走線的線寬受限於PCB製程的能力與穩定度影響，一般板廠的規格是可容許線寬有正負10%誤差，此誤差會讓想要的匹配阻抗電感值不易被實現，進而導致在高速訊號傳輸中的訊號失真，當然，眼圖的結果就會不盡理想。況且，在實務應用上，佈局走線幾乎都需要穿層，因此有灌孔焊點(VIA PAD)，像是DIP型的焊點，又或許還會需要串聯一些表面安裝元件(SMD)，因此必須要有較大的銲接PAD，而這些都會造成阻抗不連續區域，影響信號的傳輸。

圖2顯示為本發明之改善眼圖特性的裝置的等效電路圖。改善眼圖特性的裝置係設置於一印刷電路板(未顯示於圖)上，且係適用於傳輸速率超過1Gbps的數位訊號傳輸。該裝置包括一發射端晶片2、一接收端晶片3、連接發射端晶片2及接收端晶片3的一走線4、以及一阻抗匹配電路5。發射端晶片2之等效電路包括一電阻21、一電感22以及一電容23，如虛線框所示。發射端晶片2包括一接腳24。接收端晶片3之等效電路包括一電阻31、一電感32以及一電容33，如虛線框所示。接收端晶片3包括一接腳34。發射端晶片2及接收端晶片3的晶片特性係採用前述IBIS模型，於此便不再贅述。

阻抗匹配電路5連接於發射端晶片2的接腳24及走線4之間且設置於較鄰近於發射端晶片2。其中，阻抗匹配電路5之等效電路包括一電感51以及一電容52，且阻抗匹配電路5的一等效阻抗係根據發射端晶片2的一等效阻抗而調整。至於等效阻抗的調整方式容後再述。值得注意的是，本發明之阻抗匹配電路5可為一表面安裝元件(SMD)，表面安裝元件包含積層陶瓷電容器(Multi-layer Ceramic Capacitor,MLCC)、晶片電感器、或晶片電容器。本發明之阻抗匹配電路5係焊接於印刷電路板之表面上。必須注意的是，較鄰近的意思是指，在考量SMD的尺寸、晶片的接腳(pin)以及走線的狀況之下，阻抗匹配電路5所能實施焊接之最靠近發射端晶片2的位置。也就是說，阻抗匹配電路5與接腳24之間的距離係遠小於阻抗匹配電路5與走線4之間的距離。較佳的，阻抗匹配電路5係焊接於發射端晶片2的接腳24上。另外，由於電感內會存在有寄生電容，因此本發明之阻抗匹配電路在其他實施例中可以只包括一個電感，故阻抗匹配電路之等效電路圖不應被圖2所限制。

參閱圖3，在一實施例中，發送端晶片2之阻抗值預設為50歐姆，但實際上發送端晶片2之阻抗值並非50歐姆。左圖(對應於圖1)顯示為僅透過基於IBIS模型之發送端晶片TX所得到的史密斯圖結果。圖中所顯示之輸出阻抗即圖1中從節點b往節點a看回去所得到的發送端晶片TX輸出阻抗。如圖所示該點位於m1位置，實部為65.026，虛部為3.870，即發送端晶片2之實際阻抗值。本發明之阻抗匹配方式係基於史密斯圖所顯示的結果(於此處即為發送端晶片2的輸出阻抗值)，去選擇或調整對應的阻抗匹配電路。更精確地說，所得到的點(m1)有可能落在圓心正中央的任何位置(例如：左上方或右方)，此時，系統會根據其位置去設計要串聯及/或並聯電容及/或電感。舉例來說，串聯電感可以讓點(m1)順時針往右上方轉動，並聯電感可以讓點(m1)逆時針往左上方轉動，串聯電容可以讓點(m1)逆時針往右下方轉動，並聯電容可以讓點(m1)順時針往左下方轉動。也就是說，利用電容及電感的不同連接方式組合，便可順利達成對發送端晶片2之輸出阻抗的阻抗匹配，將阻抗結果點(m1)轉動至靠近圓心位置。因此，圖2所揭示的阻抗匹配電路5雖然是串聯電感與並聯電容，但本發明並不對此做任何限制，所有表面安裝元件(阻抗匹配電路5)的選擇及組合都是基於史密斯圖所顯示的結果(晶片2的輸出阻抗值)而調整。

右圖(對應於圖2)顯示為透過基於IBIS模型之發送端晶片2及本發明之阻抗匹配電路5所得到的史密斯圖結果。圖中所顯示之輸出阻抗即圖2中從節點b’(匹配後)往節點a看回去所得到的發送端晶片TX輸出阻抗。如圖所示該點位於m2位置，實部為51.020，虛部為0.737。相較於前述的點(m1)，點(m2)更接近圓心，阻抗值更接近預設值50，這表示阻抗匹配電路5已改善晶片端到接收端的插入損耗(insertion loss)。

圖4顯示為僅透過基於IBIS模型之晶片(即圖1之設計)所得到的眼圖結果(左圖)與透過本發明之改善眼圖特性的裝置(即圖2之設計)所得到的眼圖結果(右圖)比較圖。顯而易見地，左圖的眼高(eye height)為0.848V，而右圖的眼高為1.064V。也就是說，透過阻抗匹配電路5的設計，眼圖的眼高改善了25.4%。

以下以實施例來表示本發明揭露書所揭示之針對不同阻抗匹配電路設計的幾種態樣。

[實施例一]

圖5A所示範例係將阻抗匹配電路5設置於靠近發送端晶片2的位置。阻抗匹配電路5，如同前述，由於電感內會存在有寄生電容，因此僅包括一個電感(L1)，並僅以電感符號表示。阻抗匹配電路5以串聯的方式與發送端晶片2連接。阻抗匹配電路5之等效阻抗係根據發送端晶片2之等效阻抗而調整。必須注意的是，阻抗匹配電路5也可以並聯的方式與發送端晶片2連接，端看發送端晶片2之阻抗測試結果而定。

[實施例二]

圖5B所示範例係將阻抗匹配電路5設置於靠近接收端晶片3的位置。阻抗匹配電路5，如同前述，由於電感內會存在有寄生電容，因此僅包括一個電感(L1)，並僅以電感符號表示。阻抗匹配電路5以串聯的方式與接收端晶片3連接。阻抗匹配電路5之等效阻抗係根據接收端晶片3之等效阻抗而調整。必須注意的是，阻抗匹配電路5也可以並聯的方式與接收端晶片3連接，端看接收端晶片3之阻抗測試結果而定。

[實施例三]

圖5C所示範例與前述實施例不同的地方在於：本發明之用於改善眼圖特性的裝置包括兩個阻抗匹配電路5，5’。阻抗匹配電路5設置於靠近發送端晶片2的位置，且阻抗匹配電路5’設置於靠近接收端晶片3的位置。同上所述，阻抗匹配電路5包括一個電感(L1)，阻抗匹配電路5’包括一個電感(L2)，阻抗匹配電路5，5’分別以電感符號(L1)，(L2)來表示。阻抗匹配電路5，5’分別以串聯的方式與發送端晶片2及接收端晶片3連接。電感(L1)之等效阻抗係根據發送端晶片2之等效阻抗而調整，且電感(L2)之等效阻抗係根據接收端晶片3之等效阻抗而調整。其中，等效阻抗即為電感值。必須注意的是，電感(L1，L2)也可以並聯的方式與發送端2及接收端晶片3連接，端看晶片2，3之阻抗測試結果而定。

參閱圖6，(A)-(D)分別顯示為一般差動對傳輸以及將本發明之三個實施例運用於差動對傳輸上的電路比較圖，其中(B)-(D)分別對應前述的三個實施例。差動對的一發送端7等效於前述之發送端晶片2，差動對的一接收端8等效於前述之接收端晶片3，SnP等效於前述之走線4。差動對的發送端7包括接腳71及接腳72，且差動對的接收端8包括接腳81及接腳82。圖6(B)中的阻抗匹配電路5係焊接於靠近差動對的發送端7，圖6(C)中的阻抗匹配電路5係焊接於靠近差動對的接收端8，圖6(D)中的阻抗匹配電路5，5’係分別焊接於靠近差動對的發送端7及接收端8。於差動對傳輸的實施例中，阻抗匹配電路5還包括一電感(L3)，且阻抗匹配電路5’包括一電感(L4)。更精確地說，電感(L1)係連接於發送端7之接腳71且設置於鄰近接腳71，電感(L3)係連接於發送端7之接腳72且設置於鄰近接腳72，電感(L2)係連接於接收端8之接腳81且設置於鄰近接腳81，電感(L4)係連接於接收端8之接腳82且設置於鄰近接腳82。阻抗匹配電路5的等效阻抗根據發送端阻抗7而調整，且阻抗匹配電路5’的等效阻抗根據接收端阻抗8而調整。值得注意的是，不論是單端或是差動對傳輸，本發明的阻抗匹配電路皆可有效改善眼圖的眼高。

圖7顯示的是在圖6中四種態樣下得到的眼圖結果比較圖。圖7(B)-(D)的眼圖係分別對應到本發明的三個實施例。圖7(A)顯示的眼高為0.424V，圖7(B)顯示的眼高為0.542V，圖7(C)顯示的眼高為0.714V，圖7(D)顯示的眼高為0.718V。從眼圖的結果可以看出，將本發明之三個實施例分別運用於差動對傳輸上，亦能有效改善眼圖的眼高，特別是分別焊接兩個阻抗匹配電路的情況。由此可知，本發明改善眼圖特性的裝置不論運用在單端或差動對傳輸中皆可達到改善眼高的效果。

根據以上實施例，本發明揭露書所揭示之改善眼圖特性的裝置透過容易且經濟地取得所需的SMD元件(阻抗匹配電路)，利用較不影響高速訊號傳輸的外接方式焊接於印刷電路板表面，配合史密斯圖調整阻抗匹配電路與鄰近晶片之間的阻抗匹配，來達到改善眼圖眼高的功效。

綜上所述，因本發明所採用的SMD元件取得較簡單方便，且價格較信號補償電路便宜許多，若將其焊接於印刷電路板上也比在晶片內部內建補償電路還要容易許多。因此，本發明所揭示之改善眼圖特性的裝置係比傳統的改善眼圖方式更方便、更有效、且更能節省成本。

惟以上所述僅為本發明之較佳可行實施例，非因此即侷限本發明之專利範圍，故舉凡運用本發明說明書及圖示內容所為之等效結構變化，均同理包含於本發明之範圍內，合予陳明。

Claims

一種用於改善眼圖特性的裝置，該裝置係設置於一印刷電路板上，該裝置包括：一第一晶片及一第二晶片，該第一晶片包括至少一第一接腳且該第二晶片包括至少一第二接腳，其中，該第一晶片及該第二晶片係適用於傳輸速率超過1Gbps之數位訊號傳輸；一走線，連接該第一晶片及該第二晶片；以及一第一阻抗匹配電路，連接於該第一晶片之該第一接腳及該走線之間且設置於較鄰近於該第一晶片之該第一接腳，其中，該第一阻抗匹配電路包括一第一電抗元件，該第一阻抗匹配電路的一第一等效阻抗係根據該第一晶片的一等效阻抗而調整，且該第一阻抗匹配電路為一表面安裝元件(Surface-mounted device,SMD)。
如請求項1所述的用於改善眼圖特性的裝置，其中該第一電抗元件包含一第一電感及一第一電容，且該第一電感及該第一電容係根據該第一晶片的該等效阻抗而以串聯及並聯中之任一方式連接。
如請求項2所述的用於改善眼圖特性的裝置，其中該第一電感係串聯於該第一晶片之該第一接腳及該走線之間，且該第一電容係與該第一晶片並聯連接。
如請求項1所述的用於改善眼圖特性的裝置，其中該第一晶片還包括一第三接腳且該第二晶片還包括一第四接腳，該第一晶片、該第二晶片及該走線之間係為差動對傳輸，該第一阻抗匹配電路還包括連接於該第一晶片之該第三接腳的一第三電抗元件，該第三電抗元件設置於較鄰近於該第一晶片之該第三接腳，且該第一阻抗匹配電路的該第一等效阻抗係根據該第一晶片的該等效阻抗而調整。
如請求項1所述的用於改善眼圖特性的裝置，更包括一第二阻抗匹配電路，連接於該第二晶片之該第二接腳及該走線之間且設置於較鄰近於該第二晶片之該第二接腳，其中該第二阻抗匹配電路包括一第二電抗元件，且該第一阻抗匹配電路的該第一等效阻抗及該第二阻抗匹配電路的一第二等效阻抗係分別根據該第一晶片的該等效阻抗及該第二晶片的一等效阻抗而調整。
如請求項5所述的用於改善眼圖特性的裝置，其中該第一晶片還包括一第三接腳且該第二晶片還包括一第四接腳，該第一晶片、該第二晶片及該走線之間係為差動對傳輸，該第一阻抗匹配電路還包括連接於該第一晶片之該第三接腳的一第三電抗元件，該第三電抗元件設置於較鄰近於該第一晶片之該第三接腳，該第二阻抗匹配電路還包括連接於該第二晶片之該第四接腳的一第四電抗元件，該第四電抗元件設置於較鄰近於該第二晶片之該第四接腳，且該第一等效阻抗及該第二等效阻抗係分別根據該第一晶片的該等效阻抗及該第二晶片的該等效組抗而調整。
如請求項5所述的用於改善眼圖特性的裝置，其中該第一電抗元件包含一第一電感與一第一電容，該第二電抗元件包含一第二電感與一第二電容，且該第一電感、該第一電容、該第二電感以及該第二電容係根據該第一晶片之該第一阻抗而以串聯及並聯中之任一方式連接。
如請求項7所述的用於改善眼圖特性的裝置，其中該第一電感係串聯於該第一晶片及該走線之間，該第一電容係與該第一晶片並聯連接，該第二電感係串聯於該第二晶片及該走線之間，該第二電容係與該第二晶片並聯連接。
如請求項5所述的用於改善眼圖特性的裝置，其中該第二阻抗匹配電路係為一表面安裝元件(Surface-mounted device,SMD)。