JP2009524358A - 高速シリアルリンクのパッシブインピーダンス等化 - Google Patents
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Abstract
一部の実施形態では、高速シリアルリンク用のパッシブインピーダンス等化ネットワークを記載する。インピーダンス等化ネットワークは、インピーダンス不連続部分点の付近の少なくとも1つのステップインピーダンス変圧器を含む。インピーダンス不連続部分は、2つの回路基板間のインターフェイス接続に存在しうる。回路基板上のインピーダンス不連続部分は、ダイ−パッケージインターフェイス、及び/又は、パッケージ−基板インターフェイスに存在しうる。ステップインピーダンス変圧器は、パッケージ配線、基板配線、又は両方内に形成されうる。配線上にステップインピーダンス変圧器を形成することにより、既存のパッケージ/基板設計メソドロジ又はテクノロジを変更しなくてよい。ステップインピーダンス変圧器は、様々な周波数でのインピーダンス整合を供給できる。ステップインピーダンス変圧器の設計におけるモデリング誤差に対処すべく、シリアルリンクを介してデータを伝送する集積回路は、送信器/受信器用の出力/入力インピーダンスを選択するアクティブ回路を含みうる。他の実施形態も開示する。
【選択図】 なし
【選択図】 なし
Description
シリアルリンクは、デバイス間でデータを伝送するために使用されるデバイス間の経路である。デバイスには、印刷回路基板、集積回路、他のアクティブデバイス、パッシブデバイス、又はそれらのある組み合わせが含まれうる。シリアルリンクを使用して、回路基板、回路基板上に実装される集積回路、回路基板上に実装されるコンポーネント(アクティブ又はパッシブ)、又はそれらのある組み合わせを接続しうる。シリアルリンクは、1つのデバイスから別のデバイスに物理的に接続するコネクタと、1つのデバイスから別のデバイスへのルーティングを与える配線(トレース)を含みうる。例えば、複数の回路基板は、複数のコネクタを使用して互いに接続されうる。このとき、1つの回路基板はオス型コンポーネント(例えば、ピン)を含み、別の回路基板はメス型コンポーネント(例えば、レセプタクル)を含みうる。
デバイスが回路基板上に実装される場合、シリアルリンクは、2つのデバイスを互いに接続させる印刷回路基板上のメタライゼーションを含みうる。シリアルリンクは更に、回路基板上のメタライゼーションへのコンポーネントの接続も含みうる。この接続には、はんだボール、パッド、ビア、又はピンが含まれうる。デバイスが、ダイ(シリコン)及びパッケージを含む集積回路(IC)である場合、シリアルリンクは更に、ダイとパッケージ間の接続、及び、ダイから回路基板へのパッケージ内の経路とを含みうる。ダイは、底面に接点を有し、パッケージ上に表面実装されるフリップチップでありうる。ダイの底面にある接点は、ダイ面上に蒸着された又は蒸発メッキされたはんだ(例えば、鉛/スズ(Pb/Sn))バンプでありうる(例えば、崩壊制御チップ接続(C4)バンプであって、パッケージ上にリフローはんだ付けされうる)。他の実施形態では、ダイは、ワイヤボンド技術又はテープ利用自動ボンディング(TAB)を使用して、パッケージ基板に接続される。パッケージ間の経路にはビア及び配線を含みうる。
シリアルリンクは、その性能に影響を与えうる不連続部分を有しうる。この不連続部分は、デバイス間の接続により引き起こされうる。例えば、不連続部分は、複数の回路基板(例えば、サーバ内のバックプレーン又はマザーボードに接続されるドーターカード、ストアアンドフォーワード型デバイス(例えば、ルータ)内のバックプレーンに接続されるインタフェースカード)を接続するために用いられるコネクタ内に存在しうる。不連続部分は、ダイ上のアクティブコンポーネント、又は、ダイとパッケージ間、パッケージと回路基板との間の接続性によるものでもありうる。例えば、不連続部分は、ICと基板を接続するために用いるはんだボール、パッド、又はピンのキャパシタンス、ダイをパッケージに接続するために用いるバンプ又はボンドのキャパシタンス、ダイ上のアクティブデバイス、ドライバ、受信器、及びESD保護回路からのキャパシタンス、基板上又はパッケージ内の配線のインダクタンス、メッキスルーホール(PTH)ビアによる接続の変わり目によるものでありうる。
不連続部分は、送信デバイスと受信デバイスとのインピーダンス不整合をもたらしうる。インピーダンス不整合は、受信器が受取る電力量を低減する電力反射をもたらし、それにより、データ転送速度が制限されてしまう。インピーダンスは、周波数によって変化する複素インピーダンスでありうる。従って、送信器と受信器とのインピーダンス不整合は、様々な周波数に亘って変化しうる。ブロードバンドシステムは、広範囲の周波数で動作するので、これらのシステムの動作は、このような複素インピーダンス不整合によって影響を受ける場合がある。高速シリアルリンク(例えば、8インチのデスクトップシリアルリンク、20インチのサーバチャネル)でのデータ転送速度は、インピーダンス不連続部分によって制限されうる。
様々な実施形態の特徴及び利点は、以下の詳細な説明から明らかとなろう。
図1Aは、印刷回路基板上の2つの集積回路の例示的な接続を示す。送信器100及び受信器105は、回路基板115上の導電性(金属)配線110を使用して互いに接続されうる。送信器−受信器接続は、任意の理由で互いに通信する複数の集積回路(IC)の任意の組み合わせ(例えば、プロセッサ−プロセッサ、プロセッサ−メモリ、メモリ−プロセッサ)でありうる。配線110は、マイクロストリップ、ストリップライン、又は結合伝送線路でありうる。送信器100及び受信器105は、バンプ130によってパッケージ125に接続される、フリップチップダイといったシリコンダイ120を含みうる。パッケージ125は、ピングリッドアレイ(PGA)ボール135を使用して、又は、ランドグリッドアレイ(LGA)ソケットを介して回路基板115に接続されうる。パッケージ125は、ビア及び配線140を含みうる。ビア及び配線140は、適切なバンプ130とボール135を接続して、ダイ120と回路基板115との間に適切な接続性を供給する。配線110は、送信器100と受信器105との間に適切な接続性を供給する。
図1Bは、送信器100と受信器105との間の理想的な接続(配線110)の例示的な概略図を示す。この接続には、不連続部分が含まれず、配線110には損失がない(例えば、ロスレス50Ωマイクロストリップ)。しかし、現実のシステムでは、不連続部分が送信器100と受信器105との間に存在する。
図1Cは、不連続部分を有する、送信器100と受信器105との間の接続(配線110)の例示的な概略図を示す。不連続部分は、バンプキャパシタンス、パッドキャパシタンス、オンチップキャパシタンス(アクティブデバイス、ドライバ、受信器、及びESD保護回路)、接続の変わり目(例えば、コネクタ)、及び、配線のインダクタンスを含みうる。送信器100及び受信器105の両方に対する不連続部分を、パッドのキャパシタンス(Cpad)、配線のインダクタンス(Ltrace)、及び基板のキャパシタンス(CPB)として示す。様々な送信器不連続部分は、アクティブデバイスの入出力インピーダンス及びインターコネクトの特性インピーダンスと共に、送信器のインピーダンス(ZTX)を構成する。様々な受信器不連続部分は、受信器のインピーダンス(ZRX)を構成する。これらのインピーダンスZTX、ZRXにおける不整合は、様々なインターフェイスにおいて電力反射160をもたらしうる。つまり、送信器から受信器に伝送されるデータは、送信器に向けて反射して戻される、又は、失われる場合がある。この配線は、ロッシー50Ωマイクロストリップでありうる。
シリアル伝送されるデータに関して、電力反射を最小限にし、且つ、特定の周波数範囲での電力伝送を最大限にすることを目標とする。電力伝送を増加し、電力反射を減少する目的で、インピーダンス整合ネットワークを1つ以上の既知の不連続部分の場所において使用して様々な周波数に亘っての複素インピーダンスを調節する。最大電力伝送の供給に加えて、整合ネットワークは更に、符号間干渉(ISI)を最小限にするよう線形位相応答(又は、同等に、一定群遅延)を供給すべきである。
図2は、送信器と受信器との間の接続に使用されるインピーダンス整合ネットワークの例示的な概略図を示す。送信器200は、ダイ−パッケージ接続、ダイ上のESD−保護回路、及びダイ上のアクティブ回路のうちの少なくとも一部のサブセットによってもたらされるダイ−パッケージ不連続部分205を有しうる。ダイ−パッケージ不連続部分205は、変動する周波数によって変化する複素インピーダンスでありうる。送信器200は更に、パッケージ基板接続によってもたらされるパッケージ−基板不連続部分210を有しうる。パッケージ−基板不連続部分210は、コンデンサ及びインダクタの組み合わせを含むとして示す。受信器220もダイ−パッケージ不連続部分225及びパッケージ−基板不連続部分230を有しうる。送信器200及び受信器220は、基板上の配線240を使用して接続されうる。パーソナルコンピュータ又はサーバ用の一般的な配線は、50Ω配線でありうる。配線は、単線又は差動対(結合伝送線路)として引かれうる。
インピーダンス整合ネットワーク250、255は、それぞれダイ−パッケージ不連続部分205、225の付近に導入されて、不連続部分によりもたらされる複素インピーダンスを調節する。インピーダンス整合ネットワーク250、255は、それぞれ送信器及び受信器のパッケージ内に位置付けられうる。インピーダンス整合ネットワーク260、265は、それぞれパッケージ−基板不連続部分210、230の付近に導入されて、不連続部分によりもたらされる複素インピーダンスを調節する。インピーダンス整合ネットワーク260、265は、それぞれ、送信器と受信器との接続の付近の基板上に位置付けられうる。インピーダンス整合ネットワーク250、255、260、265は、ステップインピーダンス変圧器から構成されうる。ステップインピーダンス変圧器は、様々な周波数に対して可変量のインピーダンスを供給し、それにより、様々な周波数に対する送信器と受信器とのインピーダンス整合を可能にしうる。ステップインピーダンス変圧器は、高速シリアルリンクにおけるインピーダンス不連続部分のアナログ等化を供給しうるパッシブデバイスである。
ステップインピーダンス変圧器は、送信器及び受信器のパッケージ及び基板上に既に存在する配線上に実装されうる。既存の配線上にステップインピーダンス変圧器を実装することにより、既存のパッケージ/基板設計メソドロジ又はテクノロジの変更はない。パッケージ配線上にステップインピーダンス変圧器を使用することにより、インピーダンス不整合に対処する目的でダイ上に高Qインダクタ又は他の特殊要件が形成される(デジタルCMOSプロセス)必要がない。既に使用している、パッケージ上の既存のルーティング層(配線)を使用することにより経済的な解決策を提供する。
図3は、ステップインピーダンス変圧器310が形成された例示的な配線300を示す。配線300は、マイクロストリップ、ストリップライン、又は結合伝送線路でありうる。パーソナルコンピュータ又はサーバ内に使用される一般的な配線は、誘電定数、損失正接(loss tangent)、配線厚さ、及び接地平面からの高さの特定の組み合わせに対して50Ωのインピーダンスを提供する幅を有しうる。ステップインピーダンス変圧器310は、様々な幅の配線を含みうる。この幅によりインピーダンスが左右される。幅のより広い配線は、低いインピーダンスに等しく、幅のより狭い配線は、高いインピーダンスに等しい。様々な幅のセクション数が多ければ、インピーダンスの値は様々となり、その結果、様々な周波数でのより細かい粒度のインピーダンス整合がもたらされる。ステップインピーダンス変圧器310において供給される様々なインピーダンスは、経験的に又は分析的に決定することができる。幅に加えて、整合ネットワーク内の個々のセグメントの長さも所望の周波数応答を供給するよう選択することができる。
ステップインピーダンス変圧器310は、厚さ、誘電定数、損失正接等の経験的に得られるパラメータを使用してモデル化されるので、モデリング誤差がありうる。このような生じうるモデリング誤差に対処する目的で、送信器及び/又は受信器のダイ上のアクティブ回路にはバイアスがかけられ且つサイズが調整されて特定の入出力インピーダンスを供給するようにされ、それにより、ステップインピーダンス変圧器310が適切な整合を供給できるようにしうる。
図4は、送信器用の例示的な出力インピーダンス選択回路400を示す。選択回路400は、デジタル−アナログ変換器(DAC)410、トランジスタ420、送信器ドライバ430、抵抗器440、及びトランジスタ450を含む。DAC410は、ダイ460上の制御回路からバイアス電流を受け取り、そのバイアス電流をアナログ信号に変換し、そのアナログ信号は、トランジスタ420のゲートに供給される。送信器出力インピーダンスは、DAC410を流れるバイアス電流を変化させることにより調節される。バイアス電流を用いて、インピーダンス整合ネットワーク内の任意のモデリング誤差を較正する、又は、処理、電圧、又は温度(PVT)変化により生じうる送信器のインピーダンスにおける任意の変動を補正することができる。ダイは更に、ビットエラー測定ユニット及びフィードバックループを含み、それにより、バイアス電流(DAC設定)の調節を支援しうる。
図5は、受信器用の例示的な入力インピーダンス選択回路500を示す。選択回路500は、デジタル−アナログ変換器(DAC)510、トランジスタ520、及びドライバ530を含む。DAC510は、受信器のダイ540上の制御回路からバイアス電流を受け取り、そのバイアス電流をアナログ信号に変換し、そのアナログ信号は、トランジスタ520のゲートに供給される。トランジスタ520は、広帯域共通ゲートフロントエンドであり、1/トランジスタの相互コンダクタンス(gm)の入力インピーダンスについてバイアスがかけられ、gmは、DAC510により制御される。
図6は、高速シリアルリンクで使用されるパッシブインピーダンス整合ネットワーク及びアクティブインピーダンス選択回路の例示的な概略図を示す。送信器のダイは、送信器の出力インピーダンスをデジタル制御するアクティブ出力インピーダンス選択回路600(例えば、400)を含む。不連続部分610は、ダイ−パッケージインターフェイスに存在する。パッケージインピーダンス整合ネットワーク(ステップインピーダンス変圧器(例えば、310))620、パッケージ内にある配線上に設けられる。不連続部分630は、パッケージ−基板インターフェイスに存在する。基板インピーダンス整合ネットワーク(ステップインピーダンス変圧器)640は、基板内の配線上に設けられる。基板内の配線650は、送信器を受信器に接続する。基板インピーダンス整合ネットワーク(ステップインピーダンス変圧器)660は、基板内の配線上に設けられ、受信器のパッケージ−基板インターフェイスに存在する不連続部分670に対処する。パッケージインピーダンス整合ネットワーク(ステップインピーダンス変圧器)680は、パッケージ内の配線上に設けられ、受信器のダイ−パッケージインターフェイスに存在する不連続部分690に対処する。受信器のダイは、受信器のインピーダンス入力をデジタル制御するアクティブ入力インピーダンス選択回路695(例えば、500)を含む。
送信器及び受信器のインピーダンスバイアス回路(例えば、400、500)を使用して、送信器及び受信器それぞれのインピーダンスバイアスを、システムの他の構成要素(例えば、サーバ、コンピュータ)からのフィードバックに基づいて調節し、それにより、システム内のインピーダンスを整合させ、システム全体の動作を増加させることを試みることができる。インピーダンスバイアスの調節は、シリアルリンクにインピーダンス整合ネットワークがあってもなくても行うことができる。
図1−図6は、回路基板上の複数の集積回路間に存在しうる不連続部分(例えば、ダイ/パッケージ及びパッケージ/基板の接続点における不連続部分)と、パッケージ内又は基板上の配線上にパッシブインピーダンス整合ネットワークを実装することに注目した。パッシブインピーダンス整合ネットワークは、コンピュータを含む任意の数の適用において使用される回路基板上に実装されうる。
しかし、不連続部分及びその結果もたらされるインピーダンス不整合は、回路基板上の集積回路に限られることではない。むしろ、不連続部分は、任意のデバイス間の任意の接続点に存在することができる。例えば、不連続部分は、2つの回路基板間のインターフェイス接続に存在しうる。
図7は、回路基板間の幾つかの例示的な接続を示す。バックプレーン(マザーボード)700には、複数の他の基板(例えば、ドーターカード)710が接続されうる。他の基板710は、バックプレーンに、インターフェイスコネクタを介して接続されうる。インターフェイスコネクタは、複数の基板のうちの1つに実装されるオス部と、別の基板に実装されるメス部とを含みうる。ドーターカード710は、バックプレーン700にメザニン720として実装されうる。このとき、ドーターカード710は、バックプレーン700の少なくとも一部の上方に実装される。この実施形態では、回路基板の面には複数のコネクタが実装され、その回路基板の面上のそれらの複数のコネクタは一緒に配置される。ドーターカード710は、直角730でバックプレーン700に実装されうる。この実施形態では、バックプレーン700はその1つの面に1つのコネクタが実装され、ドーターカード710は端にコネクタが実装され、ドーターカード710の端は、バックプレーン700の上述の面に隣接する。ドーターカード710は、バックプレーン700に、平面状(同じ平面内)(740)に搭載されうる。この実施形態では、バックプレーン700及びドーターカード710の端にコネクタが実装され、その端が互いに接続される。
コネクタ720、730、740は、回路基板間にインピーダンス不連続部分をもたらしうる。ブロードバンド整合ネットワーク(ステップインピーダンス変圧器)が、インターフェイスのコネクタの片側又は両側(バックプレーン側、ドーターカード側、又は両側)に実装されうる。ステップインピーダンス変圧器は、インターフェイスコネクタに接続する回路基板上の配線上に形成されうる。ステップインピーダンス変圧器は、インターフェイスコネクタに結合される集積回路のパッケージ内に形成されうる。
図8は、回路基板の接続に使用されるインピーダンス整合ネットワークの例示的な概略図を示す。第1の回路基板(例えば、バックプレーン)800は、第2の回路基板(例えば、ドーターカード)810に、インターフェイスコネクタ820を使用して接続されうる。コネクタ820は、コネクタの理想的でない性質によってインピーダンス不連続部分を有しうる。インピーダンス不連続部分は、各回路基板上にコネクタ不連続部分830として示す。第1の回路基板800、第2の回路基板810、又は両方は、配線850上に形成されるコネクタ整合ネットワーク(ステップインピーダンス変圧器)840を含みうる。
パッシブインピーダンス等化スキームによって、高速シリアルリンクにおける電力−性能のトレードオフを緩和することが期待できる。送信器及び受信器のインピーダンスを等しくすることにより、電力反射を減少し、様々な周波数での電力伝送を増加する。受信器が受取る電力が増加することで、シリアルリンクの性能(データ転送速度によって定量化される)が増加する。従って、性能は維持され、必要電力は低減しうる(バッテリー寿命を節約)か、又は、電力は維持され、性能は増加することができる。
一実施形態では、パッシブインピーダンス等化スキームは、アクティブ等化器又はオンチップ誘導性終端と組み合わされて、システム性能を向上させる又は消費電力を低減することができる。
様々な実施形態を、特定の実施形態を参照して例示したが、様々な変更及び修正を行いうることは明らかであろう。「一実施形態」との言及は、その実施形態に関連して説明した特定の機能、構造、又は特徴が少なくとも1つの実施形態に含まれることを意味する。従って、明細書中、様々な箇所に登場する「一実施形態では」との表現は、必ずしも全て同じ実施形態を参照しているわけではない。
様々な実施形態は、ハードウェア、ファームウェア、及び/又はソフトウェアの様々な組み合わせを特徴としうる。例えば、様々な実施形態の一部の又は全てのコンポーネントを、当該技術において既知であるソフトウェア及び/又はファームウェア並びにハードウェアで実施することが可能でありうる。実施形態は、ASIC及び当該技術において既知である他のタイプの集積回路、印刷回路基板、コンポーネント等といった当該技術において既知である多数のタイプのハードウェア、ソフトウェア、及びファームウェアで実施されうる。
様々な実施形態は、特許請求の範囲の精神及び範囲内で広く保護されることを意図する。
Claims (20)
- 複数のデバイス間の高速シリアルリンクであって、
複数のデバイス間の少なくとも1つのインピーダンス不連続部分と、
前記複数のデバイス間のシリアルリンク上に位置付けられる少なくとも1つのパッシブインピーダンス整合ネットワークと、
を含むリンク。 - 前記少なくとも1つのパッシブネットワークは、少なくとも1つのステップインピーダンス変圧器を含む、請求項1に記載のリンク。
- 前記複数のデバイスは、1つの回路基板上に実装される複数の集積回路である、請求項2に記載のリンク。
- 前記少なくとも1つのステップインピーダンス変圧器は、第1の集積回路のパッケージ上の配線上に形成され、
前記配線は、前記第1の集積回路のダイを前記回路基板に接続する、請求項3に記載のリンク。 - 前記少なくとも1つのステップインピーダンス変圧器は、前記回路基板の配線上に形成され、
前記配線は、前記複数の集積回路を接続する、請求項3に記載のリンク。 - 前記少なくとも1つのインピーダンス不連続部分は、ダイ−パッケージ不連続部分、及び、パッケージ−基板不連続部分を含む、請求項3に記載のリンク。
- 前記複数の集積回路の前記出力又は入力インピーダンスを制御する、前記複数の集積回路上のアクティブ回路を更に含む、請求項3に記載のリンク。
- 前記少なくとも1つのステップインピーダンス変圧器は、様々なサイズの複数の配線を引くことで形成され、
前記複数の配線は、前記複数のデバイスを接続し、
前記様々なサイズは、前記配線内に異なるインピーダンスをもたらし、また、様々な周波数での前記複数のデバイス間のインピーダンス不均衡を均衡させることを支援する、請求項2に記載のリンク。 - 前記複数のデバイスは、インターフェイスコネクタにより互いに結合される複数の回路基板である、請求項2に記載のリンク。
- 前記少なくとも1つのステップインピーダンス変圧器は、前記複数の回路基板のうち少なくとも1つの回路基板上に形成される、請求項9に記載のリンク。
- 回路基板と、
前記回路基板上に実装される少なくとも2つの集積回路と、
前記少なくとも2つの集積回路間のシリアルリンクと、
前記シリアルリンク上に形成される少なくとも1つのステップインピーダンス変圧器と、
を含み、
前記シリアルリンクは、
集積回路ダイを前記回路基板に接続する1つ以上のパッケージ配線と、
前記少なくとも2つの集積回路を接続する1つ以上の基板配線と、
を含み、
前記シリアルリンクは、インピーダンス不連続部分を含みうる、デバイス。 - 前記少なくとも1つのステップインピーダンス変圧器は、少なくとも1つのパッケージ配線上に形成される、請求項11に記載のデバイス。
- 前記少なくとも1つのステップインピーダンス変圧器は、少なくとも1つの基板配線上に形成される、請求項11に記載のデバイス。
- 前記集積回路のインピーダンスにバイアスをかける、前記集積回路ダイ上のアクティブ回路を更に含む、請求項11に記載のデバイス。
- 第1の回路基板と、
第2の回路基板と、
前記第1の回路基板と前記第2の回路基板とを接続するインターフェイスコネクタと、
前記第1の回路基板と前記第2の回路基板の少なくとも一部のサブセット上に形成される少なくとも1つのステップインピーダンス変圧器と、
を含み、
前記少なくとも1つのステップインピーダンス変圧器は、前記インターフェイスコネクタの理想的でない性質によりもたらされるインピーダンス不整合を軽減する、デバイス。 - 前記少なくとも1つのステップインピーダンス変圧器は、前記インターフェイスコネクタに接続する複数の基板配線上に形成される、請求項15に記載のデバイス。
- 前記少なくとも1つのステップインピーダンス変圧器は、前記インターフェイスコネクタに結合される集積回路のパッケージ内に形成される、請求項15に記載のデバイス。
- 送信器と受信器との間のシリアルリンクに少なくとも1つのステップインピーダンス変圧器を実装することを含み、
前記少なくとも1つのステップインピーダンス変圧器は、インピーダンス整合ネットワークとして動作する、方法。 - 前記少なくとも1つのステップインピーダンス変圧器は、パッケージ配線上に引かれる、請求項18に記載の方法。
- 前記少なくとも1つのステップインピーダンス変圧器は、基板配線上に引かれる、請求項18に記載の方法。
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