CN113396478B - 一种均衡电路、封装装置及数据传输装置 - Google Patents

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Abstract

一种均衡电路，包括设置于接收端芯片(RX)内部的接收端阻抗网络(Zt)，以及设置于接收端芯片(RX)外部的无源均衡器(100)，其中：接收端阻抗网络(Zt)通过第一连接件(201)和第二连接件(202)与无源均衡器(100)连接，以及分别通过第一连接件(201)和第二连接件(202)与差分走线的第一走线(203)和第二走线(204)连接，差分走线用于连接接收端芯片(RX)和发送端芯片(TX)。一种封装装置及数据传输装置，通过第一连接件(201)和第二连接件(202)实现接收端阻抗网络(Zt)和无源均衡器(100)的连接，使接收端阻抗网络(Zt)与无源均衡器(100)协同工作，通过调节接收端阻抗网络(Zt)的阻值形成接收端带宽增益可调节，从而提升工作频率；无源均衡器(100)设置在接收端芯片(RX)外部且与第一连接件(201)和第二连接件(202)连接，不占用额外的出线空间或芯片面积。

Description

一种均衡电路、封装装置及数据传输装置
技术领域
本申请涉及电路封装领域，具体涉及一种均衡电路、封装装置及数据传输装置。
背景技术
SERDES是串行器(serializer)/解串器(deserializer)的英文简称。它是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术，即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号。这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，从而大大降低通信成本。
在多颗芯片协同工作时，该芯片之间需要通过SerDes链路实现信号的收发，随着通信速率的显著提升，SerDes无源链路带来的损耗使得接收机端(接收芯片)的信号质量显著恶化，因此，均衡技术被广泛的应用于高速SerDes通信中，用以补偿这些通道损耗。有源均衡器被设计在芯片内部，包含前馈均衡有源均衡器、反馈均衡有源均衡器和连续时间线性均衡有源均衡器等等，有源均衡器由于设置在芯片内部，需要消耗额外的功耗与芯片面积。除此之外，在芯片外部，例如印刷电路板(printed circuit board，PCB)上或者封装内部，也可使用电阻、电感、电容等器件搭建无源均衡器。然而，现有技术中的无源均衡器，主要面对以下两个问题，第一，现有技术中无源均衡器采用贴片元件结构，没有和芯片封装在一起，因此导致工作频率较低，不能支撑高速SerDes互连要求；第二，无源均衡器的使用将在封装或PCB上占用信号出线空间，降低出线密度。
因此，现有技术中存在的上述问题还有待改善。
发明内容
本申请实施例提供了一种均衡电路，通过第一连接件和第二连接件实现接收端阻抗网络和无源均衡器的连接，以使得该接收端阻抗网络与该无源均衡器协同工作，通过调节接收端阻抗网络的阻值，实现接收端带宽增益可调节的机构，同时，该无源均衡器并不采用传统的贴片元件结构，而是和接收端芯片封装在一起，从而提升工作频率，以支撑高速SerDes互连的要求。同时，由于无源均衡器分别与第一连接件和第二连接件连接，相较于传统的均衡电路设计，该均衡电路中的无源均衡器设置在接收端芯片外部且与第一连接件和第二连接件连接，不占用额外的封装出线空间或芯片面积。
有鉴于此，本申请第一方面提供一种均衡电路，包括设置于接收端芯片内部的接收端阻抗网络，以及设置于该接收端芯片外部的无源均衡器，该无源均衡器可以有两个端口，其中：该接收端阻抗网络通过第一连接件和第二连接件与该无源均衡器连接，以及分别通过该第一连接件和该第二连接件与差分走线的第一走线和第二走线连接，该差分走线用于连接该接收端芯片和发送端芯片。其中，该接收端芯片可以是晶圆die。
由以上第一方面可见，通过第一连接件和第二连接件实现接收端阻抗网络和无源均衡器的连接，以使得该接收端阻抗网络与该无源均衡器协同工作，通过调节接收端阻抗网络的阻值，实现接收端带宽增益可调节的机构，从而提升工作频率，以支撑高速SerDes互连的要求。同时，由于无源均衡器分别与第一连接件和第二连接件连接，相较于传统的均衡电路设计，该均衡电路中的无源均衡器设置在接收端芯片外部且与第一连接件和第二连接件连接，不占用额外的封装出线空间或芯片面积。
结合上述第一方面，在第一种可能的实现方式中，该第一连接件包括第一凸块，该第一凸块的一端与该无源均衡器的第一端连接，该第一凸块的另一端与该接收端芯片连接；该第二连接件包括第二凸块，该第二凸块的一端与该无源均衡器的第二端连接，该第二凸块的另一端与该接收端芯片连接。上述第一凸块及第二凸块可以为柱状或球状。
由以上第一方面第一种可能的实现方式可见，通过第一凸块和第二凸块实现了无源均衡器和接收端芯片的连接，从而实现均衡电路的连接。
结合上述第一方面第一种可能的实现方式，在第二种可能的实现方式中，该第一连接件还包括第一引脚和第一导线，该第一引脚和该第一导线可以是通过焊接的方式连接的，该第一引脚的第一端与该第一凸块连接，该第一引脚的第二端与该接收端芯片连接，该第一引脚的该第二端通过该第一导线与该接收端阻抗网络的第一端连接；该第二连接件还包括第二引脚和第二导线，该第二引脚和该第二导线可以是通过焊接的方式连接的，该第二引脚的第一端与该第二凸块连接，该第二引脚的第二端与该接收端芯片连接，该第二引脚的该第二端通过该第二导线与该接收端阻抗网络的第二端连接。
由以上第一方面第二种可能的实现方式可见，上述第一凸块和第二凸块分别通过第一引脚和第一导线以及第二引脚和第二导线实现了接收端阻抗网络和无源均衡器的连接，通过调节接收端阻抗网络的阻值，接收端阻抗网络和无源均衡器实现接收端带宽增益可调节的机构，从而提升工作频率，以支撑高速SerDes互连的要求。
结合上述第一方面及第一方面第一或第二任意一种可能的实现方式，在第三种可能的实现方式中，该无源均衡器与该接收端阻抗网络并联，该无源均衡器包括串联的至少一个电阻和至少一个电感。
由以上第一方面第三种可能的实现方式可见，无源均衡器与接收端阻抗网络以并联的方式实现连接，其中无源均衡器包括串联的至少一个电阻和至少一个电感，以实现无源均衡器无源均衡的功能。
结合上述第一方面第三种可能的实现方式，在第四种可能的实现方式中，该无源均衡器包括第一电感、第二电感及第一电阻；其中，该第一电感的第一端与该第一连接件连接，该第一电感的第二端与该第一电阻的第一端连接，该第一电阻的第二端与该第二电感的第一端连接，该第二电感的第二端与该第二连接件连接；该第一电感的第一端还与该第一走线连接，该第二电感的第二端还与该第二走线连接。
由以上第一方面第四种可能的实现方式可见，无源均衡器通过第一电感、第二电感及第一电阻，实现电感-电阻-电感的L-R-L无源均衡结构，从而能够实现无源均衡的功能。
结合上述第一方面第三种可能的实现方式，在第五种可能的实现方式中，该无源均衡器包括第二电阻、第三电阻及第三电感；其中，该第二电阻的第一端与该第一连接件连接，该第二电阻的第二端与该第三电感的第一端连接，该第三电感的第二端与该第三电阻的第一端连接，该第三电阻的第二端与该第二连接件连接；该第二电阻的第一端还与该第一走线连接，该第三电阻的第二端还与该第二走线连接。
由以上第一方面第五种可能的实现方式可见，无源均衡器通过第二电阻、第三电阻及第三电感，实现电阻-电感-电阻的R-L-R无源均衡结构，从而能够实现无源均衡的功能。
结合上述第一方面及第一方面第一或第二任意一种可能的实现方式，在第六种可能的实现方式中，该无源均衡器与该接收端阻抗网络串联，该无源均衡器包含至少一个电感。
由以上第一方面第六种可能的实现方式可见，无源均衡器与接收端阻抗网络串联以实现接收端阻抗网络和无源均衡器的连接，由于无源均衡器与接收端阻抗网络串联，接收端阻抗网络能够起到电阻的作用，因此无源均衡器只需至少一个电感即可通过调节接收端阻抗网络的阻值，实现接收端带宽增益可调节的机构，从而提升工作频率，以支撑高速SerDes互连的要求。
结合上述第一方面第六种可能的实现方式，在第七种可能的实现方式中，该均衡电路还包括第三连接件和第四连接件，该第三连接件及该第四连接件与该第一连接件及第二连接件结构相同，该无源均衡器包括第四电感及第五电感；其中，该第四电感的第一端与该第一连接件连接，该第四电感的第二端通过该第三连接件与该接收端阻抗网络的第一端连接，该接收端阻抗网络的第二端通过该第四连接件与该第五电感的第一端连接，该第五电感的第二端与该第二连接件连接。该第四电感的第一端还与该第一走线连接，该第五电感的第二端还与该第二走线连接。其中，上述连接方式可以通过焊接实现，也可以是通过在集成电路板上刻蚀实现。
由以上第一方面第七种可能的实现方式可见，通过第三连接件和第四连接件，实现了无源均衡器和接收端阻抗网络的串联，由于接收端阻抗网络的电阻功能，使得无源均衡器中可以节省一个电阻器件，仅通过设置第四电感及第五电感即可与接收端阻抗网络的电阻功能配合实现无源均衡的作用。
结合上述第一方面第三至第七任意一种可能的实现方式，在第八种可能的实现方式中，该电感为螺旋绕线电感，其中，该螺旋绕线电感可以是圆形的螺旋绕线电感，也可以是方形的螺旋绕线电感，该电阻为封装高密度绕线电阻，其中，该封装高密度绕线电阻可以是多个高密度绕线电阻集成在一起形成一个电阻，也可以是一个独立的电阻。
由以上第一方面第八种可能的实现方式可见，通过将电感为螺旋绕线电感这种集中的设置的方式，极大的节省了无源均衡器面积，同时原本的信号出线空间几乎不受影响；封装高密度绕线电阻利用封装走线的寄生电阻实现。通过高密度的绕线，在相对小的区域内，实现极大的走线长度，从而获得可观的走线电阻。
结合上述第一方面或第一方面第二至第八任意一种可能的实现方式，在第九种可能的实现方式中，该接收端阻抗网络为开关电阻网络或压控电阻。
由以上第一方面第九种可能的实现方式可见，通过开关电阻网络或压控电阻的方式，使得接收端阻抗网络成为阻值可调的阻抗网络，从而可以与无源均衡器协同，共同组成可调均衡器。
本申请实施例还提供了一种封装装置，通过第一连接件与第二连接件连接了接收端芯片中的接收端阻抗网络和基板中的无源均衡器，以使得该接收端阻抗网络与该无源均衡器协同工作，通过调节接收端阻抗网络的阻值，实现接收端带宽增益可调节的机构，同时，该无源均衡器并不采用传统的贴片元件结构，而是和接收端芯片封装在一起，从而提升工作频率，以支撑高速SerDes互连的要求，同时，由于无源均衡器分别与第一连接件和第二连接件连接，相较于传统的均衡电路设计，该均衡电路中的无源均衡器设置在接收端芯片外部且与第一连接件和第二连接件连接，不占用额外的封装出线空间或芯片面积。
有鉴于此，本申请第二方面提供一种封装装置，该封装装置包括接收端芯片和基板，该基板可以是包含了金属走线的有机材料/硅材料/玻璃材料的基板，该接收端芯片设置于该基板一侧并且与该基板连接，该基板中设置有无源均衡器，该接收端芯片中设置有接收端阻抗网络，其中：该接收端阻抗网络通过第一连接件和第二连接件与该无源均衡器连接，以及分别通过该第一连接件和该第二连接件与差分走线的第一走线和第二走线连接，该差分走线用于连接该接收端芯片和发送端芯片。该第一走线和第二走线可以是通过刻蚀的方式设置在所述基板上。
由以上第二方面可见，通过第一连接件和第二连接件实现收端芯片和基板的连接，从而连接接收端阻抗网络和无源均衡器，以使得该接收端阻抗网络与该无源均衡器协同工作，通过调节接收端阻抗网络的阻值，实现接收端带宽增益可调节的机构，从而提升工作频率，以支撑高速SerDes互连的要求。同时，由于无源均衡器分别与第一连接件和第二连接件连接，相较于传统的均衡电路设计，该均衡电路中的无源均衡器设置在接收端芯片外部且与第一连接件和第二连接件连接，不占用额外的封装出线空间或芯片面积。
结合上述第二方面，在第一种可能的实现方式中，该第一连接件包括第一凸块第一凸块，该第一凸块的一端与该无源均衡器的第一端连接，该第一凸块的另一端与该接收端芯片连接；该第二连接件包括第二凸块第二凸块，该第二凸块的一端与该无源均衡器的第二端连接，该第二凸块的另一端与该接收端芯片连接。上述第一凸块及第二凸块可以为柱状或球状。
由以上第二方面第一种可能的实现方式可见，通过第一凸块和第二凸块实现了无源均衡器和接收端芯片的连接，从而实现封装装置的倒晶封装。
结合上述第二方面第一种可能的实现方式，在第二种可能的实现方式中，
该第一连接件还包括第一引脚和第一导线，该第一引脚的第一端与该第一凸块连接，该第一引脚的第二端与该接收端芯片连接，该第一引脚的该第二端通过该第一导线与该接收端阻抗网络的第一端连接；该第二连接件还包括第二引脚和第二导线，该第二引脚和该第二导线可以是通过焊接的方式连接的，该第二引脚的第一端与该第二凸块连接，该第二引脚的第二端与该接收端芯片连接，该第二引脚的该第二端通过该第二导线与该接收端阻抗网络的第二端连接。
由以上第二方面第二种可能的实现方式可见，上述第一凸块和第二凸块分别通过第一引脚和第一导线以及第二引脚和第二导线实现了接收端阻抗网络和无源均衡器的连接，通过调节接收端阻抗网络的阻值，接收端阻抗网络和无源均衡器实现接收端带宽增益可调节的机构，从而提升工作频率，以支撑高速SerDes互连的要求。
结合上述第二方面及第一方面第一或第二任意一种可能的实现方式，在第三种可能的实现方式中，该无源均衡器与该接收端阻抗网络并联，该无源均衡器包括串联的至少一个电阻和至少一个电感。
由以上第二方面第三种可能的实现方式可见，无源均衡器与接收端阻抗网络以并联的方式实现连接，其中无源均衡器包括串联的至少一个电阻和至少一个电感，以实现无源均衡器无源均衡的功能。
结合上述第二方面第三种可能的实现方式，在第四种可能的实现方式中，该无源均衡器包括第一电感、第二电感及第一电阻；其中，该第一电感的第一端与该第一连接件连接，该第一电感的第二端与该第一电阻的第一端连接，该第一电阻的第二端与该第二电感的第一端连接，该第二电感的第二端与该第二连接件连接；该第一电感的第一端还与该第一走线连接，该第二电感的第二端还与该第二走线连接。
由以上第二方面第四种可能的实现方式可见，无源均衡器通过第一电感、第二电感及第一电阻，实现电感-电阻-电感的L-R-L无源均衡结构，从而能够实现无源均衡的功能。
结合上述第二方面第四种可能的实现方式，在第五种可能的实现方式中，该第一电感、该第二电感和该第一电阻均设置于该基板朝向该接收端芯片的表面。其中，该第一电感、该第二电感和该第一电阻可以是通过刻蚀的方式设置在基板的表面。
由以上第二方面第五种可能的实现方式可见，该第一电感、该第二电感和该第一电阻均设置于该基板朝向该接收端芯片的表面从而在基板与接收端芯片连接时，该第一电感、该第二电感和该第一电阻能够直接与接收端阻抗网络连接。
结合上述第二方面第三种可能的实现方式，在第六种可能的实现方式中，该无源均衡器包括第二电阻、第三电阻及第三电感；其中，该第二电阻的第一端与该第一连接件连接，该第二电阻的第二端与该第三电感的第一端连接，该第三电感的第二端与该第三电阻的第一端连接，该第三电阻的第二端与该第二连接件连接；该第二电阻的第一端还与该第一走线连接，该第三电阻的第二端还与该第二走线连接。
由以上第二方面第六种可能的实现方式可见，无源均衡器通过第二电阻、第三电阻及第三电感，实现电阻-电感-电阻的R-L-R无源均衡结构，从而能够实现无源均衡的功能。
结合上述第二方面第六种可能的实现方式，在第七种可能的实现方式中，该第一电阻、该第二电阻及该第三电感均设置于该基板朝向该接收端芯片的表面。其中该第一电阻、该第二电阻及该第三电感可以是通过刻蚀的方式设置在基板的表面。
由以上第二方面第七种可能的实现方式可见，该第一电阻、该第二电阻及该第三电感均设置于该基板朝向该接收端芯片的表面从而在基板与接收端芯片连接时，该第一电阻、该第二电阻及该第三电感能够直接与接收端阻抗网络连接。
结合上述第二方面及第一方面第一或第二任意一种可能的实现方式，在第八种可能的实现方式中，该无源均衡器与该接收端阻抗网络串联，该无源均衡器包含至少一个电感。
由以上第二方面第八种可能的实现方式可见，无源均衡器与接收端阻抗网络串联以实现接收端阻抗网络和无源均衡器的连接，由于无源均衡器与接收端阻抗网络串联，接收端阻抗网络能够起到电阻的作用，因此无源均衡器只需至少一个电感即可通过调节接收端阻抗网络的阻值，实现接收端带宽增益可调节的机构，从而提升工作频率，以支撑高速SerDes互连的要求。
结合上述第二方面第八种可能的实现方式，在第九种可能的实现方式中，该均衡电路还包括第三连接件和第四连接件，该第三连接件及该第四连接件与该第一连接件及第二连接件结构相同，该无源均衡器包括第四电感及第五电感；其中，该第四电感的第一端与该第一连接件连接，该第四电感的第二端通过该第三连接件与该接收端阻抗网络的第一端连接，该接收端阻抗网络的第二端通过该第四连接件与该第五电感的第一端连接，该第五电感的第二端与该第二连接件连接。该第四电感的第一端还与该第一走线连接，该第五电感的第二端还与该第二走线连接。其中，上述连接方式可以通过焊接实现，也可以是通过在基板上刻蚀实现。
由以上第二方面第九种可能的实现方式可见，通过第三连接件和第四连接件，实现了无源均衡器和接收端阻抗网络的串联，由于接收端阻抗网络的电阻功能，使得无源均衡器中可以节省一个电阻器件，仅通过设置第四电感及第五电感即可与接收端阻抗网络的电阻功能配合实现无源均衡的作用。
结合上述第二方面第九种可能的实现方式，在第十种可能的实现方式中，该第四电感及该第五电感均设置于该基板朝向该接收端芯片的表面。其中该第四电感及该第五电感可以是通过刻蚀的方式设置在基板的表面。
由以上第二方面第十种可能的实现方式可见，该第四电感及该第五电感均设置于该基板朝向该接收端芯片的表面从而在基板与接收端芯片连接时，该第四电感及该第五电感能够直接与接收端阻抗网络连接。
结合上述第二方面第三至第十任意一种可能的实现方式，在第十一种可能的实现方式中，该电感为螺旋绕线电感，其中，该螺旋绕线电感可以是圆形的螺旋绕线电感，也可以是方形的螺旋绕线电感，该电阻为封装高密度绕线电阻。其中，该封装高密度绕线电阻可以是多个高密度绕线电阻集成在一起形成一个电阻，也可以是一个独立的电阻。
由以上第二方面第十一种可能的实现方式可见，通过将电感为螺旋绕线电感这种集中的设置的方式，极大的节省了无源均衡器面积，同时原本的信号出线空间几乎不受影响；封装高密度绕线电阻利用封装走线的寄生电阻实现。通过高密度的绕线，在相对小的区域内，实现极大的走线长度，从而获得可观的走线电阻。
结合上述第二方面或第二方面第二至第十一任意一种可能的实现方式，在第十二种可能的实现方式中，该接收端阻抗网络为开关电阻网络或压控电阻。
由以上第二方面第十二种可能的实现方式可见，通过开关电阻网络或压控电阻的方式，使得接收端阻抗网络成为阻值可调的阻抗网络，从而可以与无源均衡器协同，共同组成可调均衡器。
结合上述第二方面或第二方面第二至第十二任意一种可能的实现方式，在第十三种可能的实现方式中，该封装装置还包括发送端芯片，该发送端芯片设置于该基板朝向该接收端芯片的一侧，该差分走线设置在该基板中。其中，该差分走线可以是通过刻蚀的方式设置在该基板中。
由以上第二方面第十三种可能的实现方式可见，发送端芯片和接收端芯片设置在同一基板上，从而发送端芯片与接收端芯片构成一个完整的封装装置，通过差分走线的连接，实现发送端芯片与接收端芯片的信号交互。
结合上述第二方面或第二方面第二至第十三任意一种可能的实现方式，在第十四种可能的实现方式中，该封装装置为硅基封装、有机树脂材料封装，扇出封装或玻璃封装中的至少一种。
由以上第二方面第十四种可能的实现方式可见，通过为硅基封装、有机树脂材料封装，扇出封装或玻璃封装中的至少一种，将基本与接收端芯片封装，以构成一个完整的封装装置。
本申请实施例提供了一种数据传输装置，包括印制电路板，以及与该印制电路板连接的本申请所提供的封装装置，从而该封装装置能够在印刷电路板上提供更高的工作频率，以支撑高速SerDes互连的要求，同时，由于该封装装置中的无源均衡器不占用额外的封装出线空间或芯片面积，该封装装置在印刷电路板上的面积也相应地变小。
有鉴于此，本申请第三方面提供一种数据传输装置，该数据传输装置包括印制电路板，以及与该印制电路板连接的封装装置，该封装装置为上述第二方面或第二方面任意一种可能的实现方式所提供的封装装置。
从以上技术方案可以看出，本申请实施例具有以下优点：
本申请实施例中，提供了一种均衡电路、封装装置及数据传输装置，其特征在于，该均衡电路包括设置于接收端芯片内部的接收端阻抗网络，以及设置于该接收端芯片外部的无源均衡器，其中：该接收端阻抗网络通过第一连接件和第二连接件与该无源均衡器连接，以及分别通过该第一连接件和该第二连接件与差分走线的第一走线和第二走线连接，该差分走线用于连接该接收端芯片和发送端芯片。通过第一连接件和第二连接件实现接收端阻抗网络和无源均衡器的连接，以使得该接收端阻抗网络与该无源均衡器协同工作，通过调节接收端阻抗网络的阻值，实现接收端带宽增益可调节的机构，从而提升工作频率，以支撑高速SerDes互连的要求，同时，相较于传统的均衡电路设计，该均衡电路中的无源均衡器设置在接收端芯片外部且与第一连接件和第二连接件连接，不占用额外的封装出线空间或芯片面积。该封装装置包括接收端芯片和基板，该接收端芯片设置于该基板一侧并且与该基板连接，该基板中设置有无源均衡器，该接收端芯片中设置有接收端阻抗网络，其中：该接收端阻抗网络通过第一连接件和第二连接件与该无源均衡器连接，以及分别通过该第一连接件和该第二连接件与差分走线的第一走线和第二走线连接，该差分走线用于连接该接收端芯片和发送端芯片。通过第一连接件与第二连接件连接了接收端芯片中的接收端阻抗网络和基板中的无源均衡器，以使得该接收端阻抗网络与该无源均衡器协同工作，通过调节接收端阻抗网络的阻值，实现接收端带宽增益可调节的机构，从而提升工作频率，以支撑高速SerDes互连的要求，同时，相较于传统的均衡电路设计，该均衡电路中的无源均衡器设置在接收端芯片外部且与第一连接件和第二连接件连接，不占用额外的封装出线空间或芯片面积。该数据传输装置包括印制电路板，以及与该印制电路板连接的本申请所提供的封装装置，从而该封装装置能够在印刷电路板上提供更高的工作频率，以支撑高速SerDes互连的要求，同时，由于该封装装置中的无源均衡器不占用额外的封装出线空间或芯片面积，该封装装置在印刷电路板上的面积也相应地变小。
附图说明
图1为本申请实施例中均衡电路一个实施例的示意图；
图2为本申请实施例中图1的等效电路图；
图3为本申请实施例均衡电路中无源均衡器的两种实施方式的示意图；
图4为本申请实施例中均衡电路另一个实施例的示意图；
图5为本申请实施例中图4的等效电路图；
图6为本申请实施例中未加入无源均衡器的简化的接收端芯片接阻抗网络示意图；
图7为本申请实施例中加入无源均衡器的简化的接收端芯片接阻抗网络示意图；
图8为本申请实施例中均衡电路的性能分析曲线图；
图9a为本申请实施例中的封装装置的一个实施例的示意图；
图9b为本申请实施例中图9a的等效电路图；
图10为本申请实施例中封装装置的电感的一个实施例的结构示意图；
图11为本申请实施例中封装装置的电阻的结构示意图；
图12a为本申请实施例中的封装装置的另一个实施例的示意图；
图12b为本申请实施例中封装装置的电感的另一实施例的示意图；
图13为本申请实施例中开关电阻网络的电路图；
图14为本申请实施例中压控电阻的电路图。
具体实施方式
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或电路的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或电路，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或电路，本申请中所出现的电路的划分，仅仅是一种逻辑上的划分，实际应用中实现时可以有另外的划分方式，例如多个电路可以结合成或集成在另一个系统中，或一些特征可以忽略，或不执行，另外，所显示的或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，电路之间的间接耦合或通信连接可以是电性或其他类似的形式，本申请中均不作限定。并且，作为分离部件说明的电路或子电路可以是也可以不是物理上的分离，可以是也可以不是物理电路，或者可以分布到多个电路中，可以根据实际的需要选择其中的部分或全部电路来实现本申请方案的目的。
随着IEEE和CEI两大SerDes通信协议簇经过不断地演进，目前已经分别具有完备的单路56Gbps信号速率的协议簇。近年，面向下一代112Gbps的通信协议框架已经制定，其中，超短距USR和多片模组MCM的通信形式，都涉及到在封装内封入多颗芯片，并实现芯片间高速互连的应用场景。高精度的先进封装技术，使得封装功能从单纯的信号互连，进化到信号互连和信号处理的集合。
SerDes作为一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术，在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号。这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，从而大大降低通信成本。
多个芯片协同工作时，芯片之间需要通过SerDes链路实现信号的收发，随着通信速率的显著提升，SerDes无源链路带来的损耗使得接收机端(接收芯片)的信号质量显著恶化，均衡技术被广泛的应用于高速SerDes通信中，用以补偿这些通道损耗。均衡器通常被设计在芯片内部，包含前馈均衡、反馈均衡和连续时间线性均衡等等，其代价是额外的片上面积与功耗。除此之外，在芯片外部(PCB上或者封装内部)也可使用电阻、电感、电容等器件搭建无源均衡器。然而，当前，无源均衡器的发展主要面对以下两个问题：第一，工作频率过低，不能支撑高速SerDes互连要求；第二，无源均衡器的使用将在封装或PCB上占用出线空间，降低出线密度。
为解决上述问题，本申请实施例提供一种均衡电路、封装装置及数据传输装置，通过无源均衡器和接收端阻抗网络的协同配合，实现增益和带宽可调的均衡电路，从而提高SerDes链路的通信速率，同时，无源均衡器封装在接收端芯片的外部，不占用芯片面积，并且无源均衡器封装在连接点下，不占用额外出线空间，不影响出线密度。为便于理解，以下结合图1对本申请技术方案的具体实施方式进行说明。
如图1所示，本申请所提供的一种均衡电路，包括设置于接收端芯片RX内部的接收端阻抗网络Zt，以及设置于该接收端芯片外部的无源均衡器100，其中：
该接收端阻抗网络Zt通过第一连接件201和第二连接件202与该无源均衡器100连接，以及分别通过该第一连接件201和该第二连接件202与差分走线的第一走线203和第二走线204连接，该差分走线用于连接该接收端芯片和发送端芯片。
本实施例中，发送端芯片TX和接收端芯片RX通过差分走线连接，其中，接收端阻抗网络Zt设置在接收端芯片内部，无源均衡器100设置在接收端芯片外部，从而节省了芯片面积，同时，该无源均衡器100通过该第一连接件201和第二连接件202与接收端阻抗网络Zt连接，接收端阻抗网络Zt通过调节其阻值，与无源均衡器100协同构成增益及带宽可调的均衡电路整体结构，从而调节端接阻抗匹配以及整体链路带宽。
需要说明的是，上述无源均衡器可以是本申请实施例提供的无源均衡器，也可以是现有技术中的无缘均衡器；上述接收端芯片可以是晶圆die。
本实施例中，该差分走线的第一走线203为差分走线的P线，该差分走线的第二走线204为差分走线的N线，该无源均衡器100的两端分别与该第一连接件201和该第二连接件202连接，从而并联在差分走线上，由于无源均衡器100只有两个端口，且该两个端口分别与差分走线的P线和N线连接并不接地，从而减少了均衡电路中信号幅度的损失，降低了直流损耗。
进一步地，该第一连接件201与该第一走线203连接，该第二连接件202与该第二走线203连接，其中，该第一连接件201包括第一凸块201a、第一引脚201b和第一导线201c，该第二连接件202包括第二凸块202a、第二引脚202b和第二导线202c，该第一凸块201a的一端与该无源均衡器100的一端连接，该第一凸块201a的另一端与该第一引脚201b的第一端连接，该第一引脚201b的另一端与接收端芯片连接，同时，该第一引脚201b通过该第一导线201c与设置在接收端芯片内部的接收端阻抗网络Zt连接。该第二凸块202a的一端与该无源均衡器100的另一端连接，该第二凸块202a的另一端与该第二引脚202b的第一端连接，该第二引脚202b的另一端与接收端芯片连接，同时，该第二引脚202b通过该第二导线202c与设置在接收端芯片内部的接收端阻抗网络Zt连接。
需要说明的是，上述第一凸块201a和第二凸块202a也可以不通过引脚和导线而直接与该接收端抗阻Zt连接，从而实现与接收端芯片的连接。
本实施例中，上述凸块bump为倒晶封装(flip chip package)技术中，起连接作用的球/柱状金属。
需要说明的是，上述电路中无源均衡器100与接收端阻抗网络Zt的连接可以分为并联和串联两种方式，为便于理解，针对此两种方案，以下进行具体的说明。
一、无源均衡器与接收端阻抗网络Zt并联。
请参阅图1至图3，其中，图1为无源均衡器100与接收端阻抗网络Zt并联的结构示意图图，图2为图1的等效电路图，图3为并联时无源均衡器100的两种可选结构。
无源均衡器100与接收端阻抗网络Zt并联时，无源均衡器100至少需要一个电阻与一个电感以实现无源均衡器的功能。
较佳地，如图3所示，无源均衡器100由电感和电阻组成，无源均衡器100可以是两个电感和一个电阻组成的L-R-L电路，也可以是两个电阻和一个电感组成的R-L-R电路，以下分别进行详细说明。
1、L-R-L电路。
如图1、图2及图3中的a所示，无源均衡器100的L-R-L电路结构包括依次设置的第一电感101、第一电阻102及第二电感103，其中，第一电感101的第一端与第一连接件201连接，第一电感101的第二端与第一电阻102的第一端连接，第一电阻102的第二端与第二电感103的第一端连接，第二电感103的第二端与第二连接件202连接。
2、R-L-R电路。
如图3中的b所示，无源均衡器100的R-L-R电路结构包括依次设置的第二电阻104、第三电感105及第三电阻106，其中，第二电阻104的第一端与第一连接件201连接，第二电阻104的第二端与第三电感105的第一端连接，第三电感105的第二端与第三电阻106的第一端连接，第三电阻106的第二端与第二连接件202连接。R-L-R电路的具体设置方式与图1和图2所示的相同，只是对调电感与电阻的位置，因此附图中不再赘述。
本实施例中，L-R-L电路与R-L-R电路两种结构均可实现无源均衡器100的功能，如图1所示，无源均衡器100的两端分别与第一连接件201和第二连接件202连接，同时接收端阻抗网络Zt的两端也分别与第一连接件201和第二连接件202连接，从而实现无源均衡器100与接收端阻抗网络Zt的并联，在本种实施方式中，只需要通过两个连接件即可实现无源均衡器100与接收端阻抗网络Zt的并联，安装方式简单。
二、无源均衡器与接收端阻抗网络Zt串联。
请参阅图4及图5，图4为无源均衡器100与接收端阻抗网络Zt串联的结构图，图5为图4的等效电路图。
无源均衡器100与接收端阻抗网络Zt串联时，无源均衡器100只需要至少一个电感，串联的接收端阻抗网络Zt可实现无源均衡器中的电阻功能，以使得无源均衡器100正常工作。
较佳地，如图4及图5所示，与接收端阻抗网络Zt串联的无源均衡器100包括第四电感107和第五电感108，其中，第四电感107的第一端与第一连接件201连接，第四电感107的第二端通过第三连接件205与接收端阻抗网络Zt的第一端连接，接收端阻抗网络Zt的第二端通过第四连接件206与第五电感108的第一端连接，第五电感108的第二端与第二连接件202连接。
在本实施例中，第一连接件201仅包括第一凸块201a及第一引脚201b，第二连接件202仅包括第二凸块202a及第二引脚202b，该第三连接件205包括第三凸块205a及第三导线205b，第四连接件206包括第四凸块206a及第四导线206b，其中，该第三凸块205a的一端与第四电感107连接，另一端通过第三导线205b与接收端阻抗网络Zt连接；该第四凸块206a的一端与第五电感108连接，另一端通过第四导线206b与接收端阻抗网络Zt连接。
本实施例中，无源均衡器100中的两个电感与接收端阻抗网络Zt串联，从而使得该接收端阻抗网络Zt成为无源均衡器100的一部分，构成电阻的功能，能够实现无源均衡器100与接收端阻抗网络Zt的协同工作，同时节省了一个电阻器件，充分利用了接收端阻抗网络Zt的电阻功能。
上述两个实施例中，该第一连接件201与第二连接件202为差分走线与接收端芯片的连接点，该无源均衡器100分别与第一连接件201与第二连接件202连接，节省了无源均衡器100所占用的出线空间，不影响出线密度。
需要说明的是，上述无源均衡器100中关于电感和电阻数量的描述只是其中的一种举例，无源均衡器100至少包括一个电感器件，其中无源均衡器100与接收端阻抗网络Zt并联时，还至少包括一个电阻器件，本申请实施例并不对电感和电阻的具体数量进行限定，只要使用上述方式连接无源均衡器100和接收端阻抗网络Zt，均属于本申请实施例所要求的保护范围。
在上述两个实施例中，通过调节接收端阻抗网络Zt的阻抗，控制接收机的输入阻抗，并调整均衡电路的性能。对上述无源均衡器100与接收端阻抗网络Zt连接的性能进行分析如下。
请参阅图6，未加入无源均衡器的接收端芯片接阻抗网络图如图6所示(将差分网络改成单端半网络分析)，可以简化成电阻电容网络。其中，R0为端接电阻(通常需要与通道的特征阻抗匹配，R0＝500hm)，Cp是并不是人为加入的电容器，而是由于连线/器件结构造成的寄生电容，这些寄生电容会极大的影响整体带宽。如图6所示，接收端芯片的端接网络阻抗Z(S)定义为：
Figure GPA0000308706990000141
其中，Iin为输入电流，Vout为输出电压，R0可以等效为上述接收端阻抗网络Zt，s为频率，C为图4中Cp的电容值。
由上述公式可见：Z(s)是一个随频率变化的值，当s＝0(DC时)，Z(s)取最大值Z(0)＝R0，这个数值被定义为网络的直流增益，这个数值决定着信号的最大电压幅度。随着s增大(频率变大)，Z(s)逐渐减小并趋于0。网络的3dB带宽(BW，bandwidth)定义为Z(s)下降3dB时(即
Figure GPA0000308706990000142
时，
Figure GPA0000308706990000143
请参阅图7，图7为加入无源均衡器100(或者称为电感电阻网络)之后的接收端芯片的简化网络模型，如图7所示的网络的阻抗Z(s)计算如下所示：
Figure GPA0000308706990000144
其中，Iin为输入电流，Vout为输出电压，Rt可以等效为上述接收端阻抗网络Zt，s为频率，C为图7中Cp的电容值，L为无源均衡器100中电感的电感值，Req为无源均衡器100中电阻的电阻值。
由上述公式可见，调整收端阻抗网络阻值Rt和无源均衡器100的电阻值Rt和Req，使得：
Figure GPA0000308706990000145
此时，Z(0)＝Rt||Req＝R0，网络直流增益不变，信号的最大电压幅度不变。另一方面，加入电感电阻无源均衡器100之后，3dB带宽增加。
请参阅图8，图8为加入无源均衡器100和没有加入无源均衡器100时，频率(Frequency)和Z(s)的变化曲线，其中，BW1为没有加入无源均衡器100时s和Z(s)的变化曲线，BW2为加入无源均衡器100之后s和Z(s)的变化曲线。由图6可见，例如当Z(s)为-3dB时，BW1＝8GHz，BW2＝13GHz，可见加入无源均衡器100后，在同样的端接网络阻抗下具有更高的工作频率，即加入无源均衡器100能够提升整体工作带宽，从而提升工作频率，以支撑高速SerDes的互连要求。
上述介绍了本申请均衡电路的电路结构，并对该电路结构的性能做了分析。
进一步地，上述电感为螺旋绕线电感，上述电阻为封装高密度绕线电阻，可选地，上述电阻还可以为贴片电阻或薄膜电阻。上述接收端阻抗网络为开关电阻网络或压控电阻。
本申请实施例还提供一种封装装置，该封装装置包含上述均衡电路结构，其中，上述方案包含无源均衡器100与接收端阻抗网络Zt并联和串联的两种连接方案，其中，由于并联的技术方案只需要用到两个连接件即可实现，安装工艺更加简化，效率更高，以下以无源均衡器100与接收端阻抗网络Zt并联的技术方案为例，介绍本申请实施例所提供的封装置装置具体实施方式。
请参阅图9a和图9b，其中，图9a为本申请实施例所提供的封装装置的结构示意图，图9b为图9a的等效电路图，在硅基封装上，因为线宽、线距以及过孔尺寸都可以被精密控制(通常可达到1um以下的工艺精度)，所以可以通过不同的走线方式来构造电阻电感器件，如图9a所示，以L-R-L结构的无源均衡器100为例。
如图9a所示，本申请实施例所提供的封装装置包括接收端芯片(图9a中为实处)和基板10，该接收端芯片设置于该基板一侧并且与该基板连接，该基板10中设置有无源均衡器100，该接收端芯片中设置有接收端阻抗网络，其中：该接收端阻抗网络通过第一连接件201和第二连接件202与该无源均衡器100连接，以及分别通过该第一连接件201和该第二连接件202与差分走线的第一走线和第二走线连接，该差分走线用于连接该接收端芯片和发送端芯片。
本实施例中，第一电感101设置在第一连接件201的底部，第二电感103设置在第二连接件202的底部，第一电阻102设置在第一连接件201和所述第二连接件202之间，且第一电阻102的两端分别与第一电感101和第二电感103连接，接收端芯片从顶部分别与该第一连接件201和第二连接件202连接，第一电感101和第二电感103上分别设置有第一管脚300和第二管脚400，差分走线的第一走线和第二走线分别与第一管脚300和第二管脚400连接.具体工作时，高速信号通过差分走线经过第一管脚300和第二管脚400，从而进入无源均衡器100，并通过第一连接件201和第二连接件202最终流入接收端芯片的输入端，整个无源均衡器100的等效电路模型如图9b所示，可见，图9b中的电路结构即为图1中的电路结构。
需要说明的是，上述第一连接件201及第二连接件202为仅设置有凸块bump的连接点，进一步地，该bump还可以通过引脚和导线与接收端芯片连接。
进一步地，上述第一电感101、第二电感103及第二电阻102均设置于该基板10朝向所述接收端芯片的表面，优选地，该第一电感101与该第一连接件201贴合设置，该第二电感与该第二连接件202贴合设置。
现有技术中常用的封装高速信号线的出线方式，差分走线设置在bump之间的区域，bump之间通常不会放置其他的信号线，用以维护高速信号的完整性，从而排除高速信号的信号干扰，相应地，导致了基板10上均衡电路使用面积的浪费。本实施例中，电感通过封装的方式设置在连接件的一端，同时电阻器通过串联的方式设置在bump之间，这种集中的放置的方法，极大的节省了均衡电路在基板10上占用的面积，利用了bump之间被浪费的位置，同时，原本的信号出线空间几乎不受影响。
需要说明的是，上述封装装置只是一种举例说明，在无源均衡器100与接收端阻抗网络Zt并联的状态下，该无源均衡器100还可以是上述R-L-R结构，与图9a中示出的技术方案相比，区别在于替换了电感和电阻，此处不再赘述。进一步地，上述封装装置中的无源均衡器100与接收端阻抗网络Zt还可以是通过串联的方式连接，如图4所示，此处不再赘述。
进一步地，上述发送端芯片与接收端芯片可以设置在同一基板上，此时，发送端芯片与接收端芯片设置在同一封装装置中，且该发送端芯片设置于该基板朝向该接收端芯片的一侧，该发送端芯片与该接收端芯片通过该差分走线连接，该差分走线设置在该基板中。或者，该发送端芯片设置在另外一个封装装置中，该发送端芯片与接收端芯片通过差分走线连接。
需要进一步说明的是，上述封装装置为硅基封装、有机树脂材料封装，扇出封装或玻璃封装中的至少一种，对此本申请技术方案并不进行限定，只要是依靠上述方式实现均衡电路的，均属于本申请实施例的保护范围。进一步地，上述电路的技术方案在不同的封装类型中会有不同的实现方式，具体分为硅基/有机树脂材料封装和扇出封装两种实施方式，作为较佳的实施例，以下分别进行说明。
一、硅基/有机树脂材料封装。
请参阅图10，上述第一电感101的结构如图10所示，该第一电感101为螺旋绕线电感，该第一电感101为螺旋的金属丝盘旋构成的盘状结构，该盘状结构包括中心点101a及末端触点101b，其中，该末端触点101b与第一连接件201中的第一凸块201a连接，该中心点101a上连接有引线500，该引线500的另一端与第一电阻102连接，该第一电阻102的另一端与第二电感103通过与引线500相同的引线连接；进一步地，该末端触点101b与图9a所示的第一管脚300连接。
需要说明的是，对于上述第一电感101盘状结构的形状，既可以是如图10所示的矩形，也可以是圆形或其他形状，对此，本申请实施例并不进行限定。
进一步地，如图9a所示，该第一电感101和第一连接件201的连接处设置有封装的第一厚金属走线层600，该第一厚金属走线层600由金属丝绕线构成，包括一体化设置的第一本体601和第一突出部602，其中，该第一本体601设置在第一连接件201的底部，具体为该第一连接件201焊接在第一本体601的底部；该第一突出部602与末端触点101b连接，具体为该第一突出部602与该末端触点101b焊接，从而通过上述方式，第一厚金属走线层600实现第一连接件201与第一电感101的连接。
具体工作时，该第一厚金属走线层600通过硅基封装或有机树脂材料封装，实现第一电感101、连接点及第一管脚300三者之间稳定的一体化封装。
对称地，第二电感103的设置方式与第一电感101相同，其中，第二电感103与第二连接件202的连接处设置有第二厚金属走线层700，包括第二本体701和第二突出部702，其设置方式均与上述相同，此处不再赘述。
请参阅图11，进一步地，该第一电阻102的结构如图11所示，该第一电阻102为封装高密度绕线电阻，利用封装走线的寄生电阻实现。通过高密度的绕线，在相对小的区域内，实现极大的走线长度，从而获得可观的走线电阻，在图9a的实例中，第一电阻102又由左右两个对称的部分串联而成，可选地，第一电阻102也可以被当做一个整体电阻实现，不需要分开成左右对称的部分。作为可替换的方案，该第一电阻102还可以是贴片电阻或薄膜电阻。
需要说明的是，上述螺旋绕线电感和封装高密度绕线电阻可以是通过刻蚀的方式设置在基板10上，对此本申请实施例并不进行限定。
上述技术方案提供了一种硅基封装或有机树脂材料封装的实现方式，作为常用的封装方式将上述均衡电路封装，成为一种封装装置。
二、扇出封装。
请参阅图12a和图12b，在高精度的有机封装(例如FoP扇出封装形式)上，也可以使用与上述相似的方式实现本申请实施例提供的封装装置。如图12a所示，同样以第一连接件201和第一电感101的连接为例，该第一电感101的结构如图12b所示，与图10所示的结构相同，此处不再赘述，其中，第一电感101盘状结构的中心点处设置有盘状结构的盘状中心点，该第一电感101的盘状结构具有多层不同RDL层的金属走线，该第一电感101与第一连接件201通过第三厚金属走线层800进行连接。
第二电感103与第二连接件202的设置方式与上述相同，此处不再赘述。
需要说明的是，上述均衡电路的具体物理结构，是以L-R-L电路结构的无源均衡器100与接收端阻抗网络Zt并联的情况进行说明的，对于无源均衡器100与接收端阻抗网络Zt并联情况下，无源均衡器100采取R-L-R电路结构的实现方案，只需将上述实施例中电感和电阻的对调即可实现，具体实现方式为将上述第一电感101替换为第二电阻104，将上述第二电感103替换为第三电阻106，将上述第一电阻102替换为第三电感105，对此本申请实施例不再赘述。对于无源均衡器100与接收端阻抗网络Zt串联的情况，第一电感101通过第三连接件203与接收端阻抗网络Zt连接，第二电感103通过第四连接件204与接收端阻抗网络Zt连接，其余设置方式与上述相同，此处不再赘述。
需要说明的是，上述实施例中的接收端阻抗网络Zt可以通过多种方式实现，对此本申请实施例并不进行限定，作为优选的实施方式，接收端阻抗网络Zt可以是开关电阻网络或压控电阻，为便于理解，一下分别结合附图进行说明。
一、开关电阻网络。
请参阅图13，接收端阻抗网络Zt通过开关电阻网络900的实现方式如图13所示，包括一个一级电阻910和两个二级电阻920，其中，该第一电阻102设置在两个二级电阻920中间，该一级电阻910上并联有第一开关911，该两个二级电阻920上并联有第二开关921，当第一开关911断开时，一级电阻910工作，当一级开关闭合时，电流从一级开关流过，一级电阻910不工作，当第二开关921断开时，两个二级电阻920工作，当二级开关闭合时，电流从二级开关流过，两个二级电阻920不工作，进一步地，该开关电阻网络还可以设置三级电阻、四级电阻……N级电阻，并对应设置有第三开关、第四开关……第N开关，从而通过各个开关实现开关电阻网络的阻值调节。
本实施例中，通过开关电阻网络的形式，实现接收端阻抗网络Zt的工作，操作方式简单，能够精确地控制接收端阻抗网络Zt的阻值。
二、压控电阻。
请参阅图14，接收端阻抗网络Zt通过压控电阻的实现方式如图14所示，包括一个压控电阻Vcntrl，从而通过晶体管的形式实现接收端阻抗网络Zt阻值的调节，体积更小，阻值调节范围大，更加有利于减小占用芯片面积。
本申请还提供了一种数据传输装置，包括印制电路板，以及与所述印制电路板连接的封装装置，该封装装置可以是前述图9至图14任意一项所述的封装置装置。
应理解，本申请实施例中提及的发送端芯片及接收端芯片可以包括中央处理单元(Central Processing Unit，CPU)，还可以包括其他通用处理器、数字信号处理器(DigitalSignal Processor，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)、现成可编程门阵列(Field Programmable Gate Array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。
在本申请所提供的几个实施例中，应该理解到，所揭露的电路，装置和封装，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述电路的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个电路或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或电路的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的电路可以是或者也可以不是物理上分开的，作为电路显示的部件可以是或者也可以不是物理电路，即可以位于一个地方，或者也可以分布到多个网络电路上。可以根据实际的需要选择其中的部分或者全部电路来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能电路可以集成在一个处理电路中，也可以是各个电路单独物理存在，也可以两个或两个以上电路集成在一个电路中。上述集成的电路既可以采用硬件的形式实现，也可以采用软件功能电路的形式实现。所述集成的电路如果以软件功能电路的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。
应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，部分或全部步骤可以并行执行或先后执行，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的电路、装置和封装的具体结构，可以参考前述实施例中的对应结构，在此不再赘述。
本申请各结构实施例之间相关部分可以相互参考；各装置实施例所提供的装置用于执行对应的电路实施例所提供的电路，故各装置实施例可以参考相关的电路实施例中的相关部分进行理解。
本申请各装置实施例中给出的装置结构图仅示出了对应的装置的简化设计。在实际应用中，该装置可以包含任意数量的发射器，接收器，处理器，存储器等，以实现本申请各装置实施例中该装置所执行的功能或操作，而所有可以实现本申请的装置都在本申请的保护范围之内。
在本申请实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请实施例和所附实施例书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。本申请中字符“/”，一般表示前后关联对象是一种“或”的关系。
以上对本申请所提供的技术方案进行了详细介绍，本申请中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (26)

1.一种均衡电路，其特征在于，包括设置于接收端芯片die内部的接收端阻抗网络，以及设置于所述接收端芯片die外部的芯片封装package中的无源均衡器，其中：
所述接收端阻抗网络通过第一连接件和第二连接件与所述无源均衡器连接，差分走线用于连接所述接收端芯片die和发送端芯片；
所述接收端阻抗网络分别通过所述第一连接件和所述第二连接件与差分走线的第一走线和第二走线直接连接，或者，所述接收端阻抗网络分别通过第三连接件、第四连接件和所述无源均衡器与所述差分走线的所述第一走线和所述第二走线连接。
2.根据权利要求1所述的电路，其特征在于，所述第一连接件包括第一凸块，所述第一凸块的一端与所述无源均衡器的第一端连接，所述第一凸块的另一端与所述接收端芯片die连接；所述第二连接件包括第二凸块，所述第二凸块的一端与所述无源均衡器的第二端连接，所述第二凸块的另一端与所述接收端芯片die连接。
3.根据权利要求2所述的电路，其特征在于，
所述第一连接件还包括第一引脚和第一导线，所述第一引脚的第一端与所述第一凸块连接，所述第一引脚的第二端与所述接收端芯片die连接，所述第一引脚的所述第二端通过所述第一导线与所述接收端阻抗网络的第一端连接；
所述第二连接件还包括第二引脚和第二导线，所述第二引脚的第一端与所述第二凸块连接，所述第二引脚的第二端与所述接收端芯片die连接，所述第二引脚的所述第二端通过所述第二导线与所述接收端阻抗网络的第二端连接。
4.根据权利要求1至3任意一项所述的电路，其特征在于，所述无源均衡器与所述接收端阻抗网络并联，所述无源均衡器包括串联的至少一个电阻和至少一个电感。
5.根据权利要求4所述的电路，其特征在于，所述无源均衡器包括第一电感、第二电感及第一电阻；
其中，所述第一电感的第一端与所述第一连接件连接，所述第一电感的第二端与所述第一电阻的第一端连接，所述第一电阻的第二端与所述第二电感的第一端连接，所述第二电感的第二端与所述第二连接件连接；
所述第一电感的第一端还与所述第一走线连接，所述第二电感的第二端还与所述第二走线连接。
6.根据权利要求4所述的电路，其特征在于，所述无源均衡器包括第二电阻、第三电阻及第三电感；
其中，所述第二电阻的第一端与所述第一连接件连接，所述第二电阻的第二端与所述第三电感的第一端连接，所述第三电感的第二端与所述第三电阻的第一端连接，所述第三电阻的第二端与所述第二连接件连接；
所述第二电阻的第一端还与所述第一走线连接，所述第三电阻的第二端还与所述第二走线连接。
7.根据权利要求1至3任意一项所述的电路，其特征在于，所述无源均衡器与所述接收端阻抗网络串联，所述无源均衡器包含至少一个电感。
8.根据权利要求7所述的电路，其特征在于，所述均衡电路还包括所述第三连接件和所述第四连接件，所述第三连接件及所述第四连接件与所述第一连接件及第二连接件结构相同，所述无源均衡器包括第四电感及第五电感；
其中，所述第四电感的第一端与所述第一连接件连接，所述第四电感的第二端通过所述第三连接件与所述接收端阻抗网络的第一端连接，所述接收端阻抗网络的第二端通过所述第四连接件与所述第五电感的第一端连接，所述第五电感的第二端与所述第二连接件连接；
所述第四电感的第一端还与所述第一走线连接，所述第五电感的第二端还与所述第二走线连接。
9.根据权利要求4所述的电路，其特征在于，所述电感为螺旋绕线电感，所述电阻为封装高密度绕线电阻。
10.根据权利要求1所述的电路，其特征在于，所述接收端阻抗网络为开关电阻网络或压控电阻。
11.一种封装装置，其特征在于，所述封装装置包括接收端芯片die和基板，所述接收端芯片die设置于所述基板一侧并且与所述基板连接，所述基板中设置有无源均衡器，所述接收端芯片die中设置有接收端阻抗网络，其中：
所述接收端阻抗网络通过第一连接件和第二连接件与所述无源均衡器连接，差分走线用于连接所述接收端芯片die和发送端芯片；
所述接收端阻抗网络分别通过所述第一连接件和所述第二连接件与差分走线的第一走线和第二走线直接连接，或者，所述接收端阻抗网络分别通过第三连接件、第四连接件和所述无源均衡器与所述差分走线的所述第一走线和所述第二走线连接。
12.根据权利要求11所述的封装装置，其特征在于，所述第一连接件包括第一凸块第一凸块，所述第一凸块的一端与所述无源均衡器的第一端连接，所述第一凸块的另一端与所述接收端芯片die连接；所述第二连接件包括第二凸块第二凸块，所述第二凸块的一端与所述无源均衡器的第二端连接，所述第二凸块的另一端与所述接收端芯片die连接。
13.根据权利要求12所述的封装装置，其特征在于，
所述第一连接件还包括第一引脚和第一导线，所述第一引脚的第一端与所述第一凸块连接，所述第一引脚的第二端与所述接收端芯片die连接，所述第一引脚的所述第二端通过所述第一导线与所述接收端阻抗网络的第一端连接；
所述第二连接件还包括第二引脚和第二导线，所述第二引脚的第一端与所述第二凸块连接，所述第二引脚的第二端与所述接收端芯片die连接，所述第二引脚的所述第二端通过所述第二导线与所述接收端阻抗网络的第二端连接。
14.根据权利要求11至13任意一项所述的封装装置，其特征在于，所述无源均衡器与所述接收端阻抗网络并联，所述无源均衡器包括串联的至少一个电阻和至少一个电感。
15.根据权利要求14所述的封装装置，其特征在于，所述无源均衡器包括第一电感、第二电感及第一电阻；
其中，所述第一电感的第一端与所述第一连接件连接，所述第一电感的第二端与所述第一电阻的第一端连接，所述第一电阻的第二端与所述第二电感的第一端连接，所述第二电感的第二端与所述第二连接件连接；
所述第一电感的第一端还与所述第一走线连接，所述第二电感的第二端还与所述第二走线连接。
16.根据权利要求15所述的封装装置，其特征在于，所述第一电感、所述第二电感和所述第一电阻均设置于所述基板朝向所述接收端芯片die的表面。
17.根据权利要求14所述的封装装置，其特征在于，所述无源均衡器包括第二电阻、第三电阻及第三电感；
其中，所述第二电阻的第一端与所述第一连接件连接，所述第二电阻的第二端与所述第三电感的第一端连接，所述第三电感的第二端与所述第三电阻的第一端连接，所述第三电阻的第二端与所述第二连接件连接；
所述第二电阻的第一端还与所述第一走线连接，所述第三电阻的第二端还与所述第二走线连接。
18.根据权利要求17所述的封装装置，其特征在于，所述第三电阻、所述第二电阻及所述第三电感均设置于所述基板朝向所述接收端芯片die的表面。
19.根据权利要求11至13任意一项所述的封装装置，其特征在于，所述无源均衡器与所述接收端阻抗网络串联，所述无源均衡器包含至少一个电感。
20.根据权利要求19所述的封装装置，其特征在于，所述封装装置还包括所述第三连接件和所述第四连接件，所述第三连接件及所述第四连接件与所述第一连接件及第二连接件结构相同，所述无源均衡器包括第四电感及第五电感；
其中，所述第四电感的第一端与所述第一连接件连接，所述第四电感的第二端通过所述第三连接件与所述接收端阻抗网络的第一端连接，所述接收端阻抗网络的第二端通过所述第四连接件与所述第五电感的第一端连接，所述第五电感的第二端与所述第二连接件连接；
所述第四电感的第一端还与所述第一走线连接，所述第五电感的第二端还与所述第二走线连接。
21.根据权利要求20所述的封装装置，其特征在于，所述第四电感及所述第五电感均设置于所述基板朝向所述接收端芯片die的表面。
22.根据权利要求14所述的封装装置，其特征在于，所述电感为螺旋绕线电感，所述电阻为封装高密度绕线电阻。
23.根据权利要求11所述的封装装置，其特征在于，所述接收端阻抗网络为开关电阻网络或压控电阻。
24.根据权利要求11所述的封装装置，其特征在于，所述封装装置还包括发送端芯片，所述发送端芯片设置于所述基板朝向所述接收端芯片die的一侧，所述差分走线设置在所述基板中。
25.根据权利要求11所述的封装装置，其特征在于，所述封装装置为硅基封装、有机树脂材料封装，扇出封装或玻璃封装中的至少一种。
26.一种数据传输装置，其特征在于，所述数据传输装置包括印制电路板，以及与所述印制电路板连接的封装装置，所述封装装置为如权利要求11至25任意一项所述的封装装置。
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Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7586987B2 (en) * 2002-10-08 2009-09-08 Broadcom Corporation High speed data link with transmitter equalization and receiver equalization
US20070178766A1 (en) * 2006-01-31 2007-08-02 Intel Corporation Passive impedance equalization of high speed serial links
US8558636B2 (en) * 2007-03-30 2013-10-15 Intel Corporation Package embedded equalizer
US7924113B2 (en) * 2008-02-15 2011-04-12 Realtek Semiconductor Corp. Integrated front-end passive equalizer and method thereof
US8964825B2 (en) * 2012-02-17 2015-02-24 International Business Machines Corporation Analog signal current integrators with tunable peaking function
US8766712B2 (en) * 2012-05-04 2014-07-01 Analog Devices, Inc. Quality factor tuning for LC circuits
KR20140125936A (ko) * 2013-04-19 2014-10-30 삼성전자주식회사 수동 이퀄라이저 및 이를 이용한 고속 디지털 신호 전송 시스템
CN103346778B (zh) * 2013-07-04 2015-12-09 北京大学 一种宽带线性均衡电路
CN103746671B (zh) * 2014-01-24 2017-02-22 南京邮电大学 一种高增益高补偿范围的均衡滤波器

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