CN101510544B - 前端集成的无源式均衡器及其方法 - Google Patents

前端集成的无源式均衡器及其方法 Download PDF

Info

Publication number
CN101510544B
CN101510544B CN2009100063758A CN200910006375A CN101510544B CN 101510544 B CN101510544 B CN 101510544B CN 2009100063758 A CN2009100063758 A CN 2009100063758A CN 200910006375 A CN200910006375 A CN 200910006375A CN 101510544 B CN101510544 B CN 101510544B
Authority
CN
China
Prior art keywords
coupled
resistance
inductance
series resistance
joint sheet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2009100063758A
Other languages
English (en)
Other versions
CN101510544A (zh
Inventor
周格至
林嘉亮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Realtek Semiconductor Corp
Original Assignee
Realtek Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Realtek Semiconductor Corp filed Critical Realtek Semiconductor Corp
Publication of CN101510544A publication Critical patent/CN101510544A/zh
Application granted granted Critical
Publication of CN101510544B publication Critical patent/CN101510544B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B3/00—Line transmission systems
    • H04B3/02—Details
    • H04B3/04—Control of transmission; Equalising
    • H04B3/14—Control of transmission; Equalising characterised by the equalising network used
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H01L2924/30111—Impedance matching

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Filters And Equalizers (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
  • Dc Digital Transmission (AREA)

Abstract

一种无源式均衡电路，位于接收器电路的前端，采用多个无源元件，其中，该些无源元件分散于集成电路(IC)封装的内外。该无源式均衡电路具有位于芯片外的元件及位于芯片上的元件，其中，位于芯片外的元件是位于印刷电路板上，而位于芯片上的元件是位于集成电路晶粒上。位于芯片上的元件包含有至少一可变电阻及至少一电阻。该至少一可变电阻用以控制均衡级数，而该至少一电阻用以调整该接收器电路的输入阻抗匹配。

Description

前端集成的无源式均衡器及其方法
技术领域
本发明有关一种无源式均衡器，尤指一种集成于集成电路接收器前端中的无源式均衡器。
背景技术
许多信号接口标准皆为高速串行数据传输，如：PCI Express、HDMI...等。典型的串行数据传输系统包含有位于信号源端的传送器(Transmitter)。该传送器产生信号(如：电压、电流)来表示依据二阶信号机制的串行数据，其中，高位阶以逻辑1来表示，而低位阶以逻辑0来表示。串行数据传输系统亦包含有传输线，该传输线将信号由信号源端传输至目的端或接收器，其中，该接收器接收被传送过来的信号外，亦检测嵌于被传送过来的信号中的串行数据。该传输线可为电缆(cable)、印刷电路板(PCB)走线，或上述两者的结合。一般而言，该传输线就如同一低通滤波器的效果，将使得信号中的高频部分衰减地较低频部分多。因此，使得在信号传送的目的端的信号变形(失真)，此外，除非在该接收器具有合适的均衡处理机制，不然，要对于串行数据进行更正检测是十分困难的。对于信号中不同频率的部分，均衡处理机制会试图均衡全部传输路径的增益。由于该传输路径与低通滤波器十分相似，因此，接收器通常被用来作为高通滤波器以进行均衡处理。
近来的趋势显示，多数接收器的功能是被集成进一集成电路中。尤其是，接收器电路通常包含有晶载(on-chip)均衡电路。已知晶载均衡电路通常使用具有电感性负载的放大器或RC衰减(RC-degenerated)放大器。因为使用有源电路的缘故，所以这样的均衡机制通常有相当大的功率消耗。有鉴于此，亟需具有无源式均衡机制的接收器来应用于集成电路中。
发明内容
本发明目的之一，在于解决上述已知技术所遭遇的问题。
本发明目的之一，提供一种无源式均衡器，藉以减少功率消耗。
本发明目的之一，提供一种无源式均衡器，利用集成电路(IC)中已存在有IC接合垫及/或打线IC，以及考虑该IC接合垫为具有电容特性的构件及/或打线的电感效应以设计出一个无源式均衡器。
本发明目的之一，提供一种无源式均衡器，该无源式均衡器除了具有均衡信号的功能，尚具有其它功能。例如：具有阻抗匹配的功能、或是移除信号的直流成分、...等。本发明目的之一，提供一种无源式均衡器，该无源式均衡器的部分元件是非实体元件(例如：寄生电容)以达到节省元件，以及考虑实际电路的功效。
本领域技术人员观看过本说明书内容或/及图式，可轻易理解出本发明的其它的目的、特征、或功效。
本发明的一实施例揭露了一种无源式均衡器。该无源式均衡器包含第一无源电路，包含有第一电阻，其中该第一电阻串联耦接于第一传输线与IC封装(IC package)的第一接脚间，且该第一接脚经由第一打线耦接于IC晶粒(ICdie)的第一接合垫；以及分流电路(shunt circuit)，耦接于该第一接合垫与该接收器芯片的第一输入端；其中，该第一无源电路设置于该IC封装外，而该分流电路设置于该IC晶粒上，该接收器芯片位于该IC晶粒内。
本发明的一实施例揭露了一种均衡方法，包含有下列步骤：将源自第一传输线的第一输入信号经由第一串联电阻电容电路传送至第一IC封装接脚，其中，该第一串联电阻电容电路位于一印刷电路板上，而该印刷电路板位于一IC封装外，其中，该第一IC封装接脚经由第一打线耦接于第一IC接合垫，其中该第一IC接合垫位于一IC晶粒上；以及提供串联电阻电感网络，该串联电阻电感网络耦接于该第一IC接合垫，且耦接于该接收器芯片的第一接收端，其中，该串联电阻电感网络形成于该接收器芯片上，该接收器芯片位于该IC晶粒上；利用该第一串联电阻电容电路与该串联电阻电感网络以提供阻抗匹配以及产生已均衡信号以输出至该接收器芯片的该第一输入端。
本发明的一实施例揭露了一种无源均衡器。该无源均衡器包含串联电阻电容电路对，电耦接于传输线对，且位于接收器芯片外的一集成电路封装(ICpackage)，其中，该传输线对耦接于一集成电路封装的一接脚对；打线对，耦接于该集成电路封装接脚对与位于集成电路晶粒(IC die)上的接合垫对，其中，该集成电路晶粒位于该集成电路封装内；以及串联电阻电感网络，耦接于该接合垫对间；其中，该串联电阻电感网络及该接收器芯片位于该集成电路晶粒上。
附图说明
图1为高速通讯系统的一实施利的示意图。
图2为本发明的无源式均衡器的一实施例的架构示意图。
图3为图2的无源式均衡器的一实施例的转移特性曲线示意图。
图4为图2的无源式均衡器的一实施例的回波损耗曲线示意图。
图5为本发明用以均衡单端信号的无源式均衡器的一实施例的架构示意图。
[主要元件标号说明]
100                            无源式均衡器
101                            接收器芯片
102                            接收器
103、103a、103b                传输线
104                            驱动电路
105                            接收器
110                            印刷电路板
111、112                       串联电阻电容电路
120                            IC封装
121、124                       接脚
122、123                       打线
130                            IC晶粒
131、132                       IC接合垫
133、143                       并联电路
300、302                       转移特性曲线
400、402                       回波损耗曲线
C1、C1a、C1b、                 电容
L                              电感
R1、R2、R1a、R1b、R2a、R2b     电阻
VDD                            固定电位
VIN、VIN+、VIN-、VOUT+、VOUT-  差动信号
VE、VE+、VE-            均衡差动信号
Z0                      阻抗
具体实施方式
说明书中所例示本发明的多个实施例，皆为本发明的较佳实施例，其目的用于说明本发明可以许多方式来加以实施以及非用来限定本发明实施的范围。换言之，本领域技术人员当可通过此些实施例的描述而得知本发明的细节，故在此不再赘述。
图1为高速通讯系统的一实施例的示意图，该高速通讯系统包括有传送装置(transmitter)105与接收装置(receiver)102，其中，该接收装置102包括无源式均衡器(passive equalizer)100以及接收器芯片(IC receiverchip)101中。驱动电路104于信号源端(如：传送装置105)输出差动信号(VOUT+，VOUT-)，其中该信号源端使用传输线103来与目的端(如：接收装置102)进行传输。传输线103可为电缆、PCB走线、电缆与PCB走线的结合或其它任何媒介，其中，传输线103于需求频率范围内以非均等的均衡方式来衰减该差动信号，如：该差动信号高频部分有较高的损耗。无源式均衡器100，位于目的端(如：接收装置102)，由传输线103接收经衰减后的该差动信号(VIN+，VIN-)，并对传输线103的非均等衰减(或频率失真)进行补偿，以产生均衡差动信号(VE+，VE-)给接收器芯片101。
于一配置中，一IC晶粒(die)中包含有接收器芯片101，无源式均衡器100包括有集成于该IC晶粒中的无源元件(如：分布网络(distributednetwork)元件)及置于一印刷电路板PCB上而非置于接收器芯片101内的其它无源元件(如：一些单独的无源元件(discrete parts))来建构接收装置102。接收器芯片101外的其它无源元件通过IC封装接脚(IC package pins)、打线(bond wire)及I C接合垫(pad)连接该IC晶粒(die)中的该些无源元件。一实施例中，IC接合垫为具有电容特性的构件(如：0.2pF～1pF)，会使得高频效能受到强烈地抑制。打线为具有电感特性的构件(如：1nH～10nH)，能改善高频效能。于此配置中，无源式均衡器100通过IC接合垫的电容效应以及打线的电感效应以达到改善了高频性能。此外，无源式均衡器100同时对传输线103提供交流耦合(AC coupling)及阻抗匹配的功效。
请参阅「图2」，其为本发明的接收装置102的无源式均衡器100的一实施例的架构示意图，无源式均衡器100用以均衡来自该传输线103的输入差动信号。该无源式均衡器(或称该接收装置102的前端电路)包含有位于印刷电路板(PCB)110的一部分、位于一IC封装(IC package)120的一部分，及位于I C晶粒(IC die)130的一部分。举一实施例来说(非实施的必要条件)，位于印刷电路板110的部分包含有两串联电阻电容电路(series RCcircuit)111、112。其中，该串联电阻电容电路111、112的电容效应可利用电路或元件中的寄生电容来实现，故不一定须有一个真实的电容元件。位于IC封装120的部分包含有两接脚(IC package pin)121、124及两打线(bondwire)122、123。位于IC晶粒130的部分包含有两IC接合垫(IC pad)131、132及分流电路(shunt circuit)133。
于一实施例中，串联电阻电容电路111、112电耦接于传输线103与两接脚121、124间。举例来说，串联电阻电容电路111包含有电容C1a及电阻R1a串联于传输线103a与接脚124间，而串联电阻电容电路112包含有电容C1b及电阻R1b串联于传输线103b与接脚121间。传输线103a、103b被用以提供差动电压信号，其中，该差动电压信号包含有正端(VIN+)及负端(VIN-)。
在本实施例中，电容C1a、C1b用来阻隔该差动电压信号中的直流(DC)部分。在本实施例中，此直流部分并不具有可用的信息，因此，此直流部分是被电容C1a、C1b移除是可被接受的。原因为该差动电压信号中的直流部分可能与接收器芯片101中的电压范围不一致(或不兼容)，因此，该差动电压信号中的直流部分可被移除。电阻R1a、R1b与分流电路133一起运作用以提供一合乎需求的均衡位阶及用以匹配其阻抗。电阻R1a、R1b可用以微调该接收装置102的输入阻抗，以匹配传输线103的特性阻抗Z0。于一实施例中，电阻R1a、R1b为可变的，是受到一控制信号的控制而调整的。串联电阻电容电路111、112的元件可为被直接制造于印刷电路板上的元件或是作为被装配于印刷电路板上的分离的元件。
打线122、123电耦接于接脚121、124与IC接合垫131、132之间。分流电路133有许多实施态样以及相关工作原理，为本领域技术人员所可轻易知悉，故省略说明其工作原理。在此，仅以一常见的实施态样为串联电阻电感网络，是耦接于IC接合垫131、132间。该均衡差动信号(VE+，VE-)经由IC接合垫131、132而传送给接收器芯片101的差动输入端。一实施方式，该串联电阻电感网络与接收器芯片101被制造在同一颗晶粒130上。
于一实施例中，分流电路133可以是串行电阻电感网络(series R-Lnetwork)133包含有两可调性(tunable)电阻R2a、R2b及(center-rapped)电感L。举数个实施态样来说，电感L为(center-rapped)中央抽头的电感或由二个电感单元组成。举例来说，可调性电阻R2a耦接于IC接合垫131与该电感L的第一端间，可调性电阻R2b耦接于IC接合垫132与该电感L的第二端间。该电感L的中央抽头(center-tap)耦接位于晶粒130中的节点(node)，其中，该节点具有固定电位，如：VDD或其它本质上等同于固定电位的供给电压。
该均衡差动信号(VE+，VE-)流经该IC接合垫131、132会看到分流阻抗，其中，该分流阻抗包含有可调性电阻R2a、R2b及电感L。最后，该均衡差动信号(VE+，VE-)被传送至芯片上的接收器芯片101(on-chip receiver)的差动输入端。接收器芯片101的差动输入端具有大于该分流阻抗的输入阻抗。因此，串行电阻电感网络133具有高通响应并施行均衡处理，其中该均衡处理的均衡级数(equalization degree)主要由串行电阻电感网络133的时间常数(time constant)所控制。于一实施例中，可调性电阻R2a、R2b的电阻值本质上皆等于电阻值Re。若电感L的电感值为Le，则串行电阻电感网络133的时间常数τ约为Le/(2Re)。
较大的时间常数τ将使得该均衡差动信号(VE+，VE-)中的高频成分有较高的相对促进(relative boost)。因此，均衡级数可通过时间常数τ的调整来控制。举例来说，可增大时间常数τ以增加均衡级数以应因该高频部分在该传输线103或IC封装中的至少其一的衰减增加，。于是，可通过调整可调性电阻R2a、R2b或电感L中的至少其一来调整时间常数τ。一较佳实施例(非实施的必要条件)，电感L的电感值大于或等于打线122、123的电感值，如：3～5倍大。于一实施例中(非实施的必要条件)，当可调性电阻R2a、R2b被调整以改变无源式均衡器100的均衡级数时，电感L的电感值就维持不变，此外，可调性电阻R2a、R2b的调整方式为本领域技术人员所悉知，故于此不再另述。
如上所述，无源式均衡器100可使得接收装置102的输入阻抗与传输线103的特性阻抗相匹配。于一实施例中，可调整该电阻R1a的电阻值以使得电阻R1a与可调性电阻R2a组合后的电阻值约为传输线103a的单端特性阻抗。同样地，可调整该电阻R1b的电阻值以使得电阻R1b与可调性电阻R2b组合后的电阻值约为传输线103b的单端特性阻抗。因此，无源式均衡器100利用外部电阻(如：电阻R1a、R1b)与晶载电阻(on-chip resistor)(如：可调性电阻R2a、R2b)组合后的电阻来提供各个不同均衡位阶的阻抗匹配。
一实施例中，应用本发明的高速通讯系统的串行数据传输率可高达每秒十亿万至每秒百亿万位之间(1-10 Giga Bits Per Second)。
请参阅「图3」，其为「图2」的无源式均衡器100的转移特性示意图(波形图)，用以显示无源式均衡器100中的两组不同电阻的不同位阶。而「图4」为「图2」的无源式均衡器100的回波损耗(return loss)曲线示意图，其具有与「图3」中相同的阻抗匹配。于此电路仿真中，传输线103的单端特性阻抗Z0约为50欧姆，打线电感约为2.5nH，接合垫的电容约为0.25pF，而电感L约为20nH。
请再参阅「图3」，其中线条300表示无源式均衡器100相对于第一组电阻值(如：R1a＝R1b＝0Ω，R2a＝R2b＝50Ω)的转移特性曲线，而线条302表示无源式均衡器100相对于第二组电阻值(如：R1a＝R1b＝10Ω，R2a＝R2b＝40Ω)的转移特性曲线。由于第二组电阻值的时间常数为较大，故其均衡阶层数量亦会来得较多。举例来说，于有兴趣的高频(即2GHz)的直流部分时，第二组电阻值提供约6dB的提高(boost)，第一组电阻值则提供约4dB的提高(boost)。
请再参阅「图4」，其中线条400表示无源式均衡器100相对于第一组电阻值的回波损耗，而线条402表示无源式均衡器100相对于第二组电阻值的回波损耗。对于绝大部分的频率而言(包含2GHz)，回波损耗大致都相同。因此，无源式均衡器100中的第一组电阻与二组电阻，其阻抗匹配大致相同。换言之，对于不同均衡位阶上的阻抗匹配，外部电阻(如：R1a、R1b)可用以协助维持无源式均衡器100的效能。
在不脱离本发明精神的情况下，可以许多方式来实现本发明，例如，无源式均衡器100并不仅限于差动信号机制。请参阅「图5」，其为本发明用以均衡一单端信号(VIN)的无源式均衡器100的一实施例的架构示意图。与「图2」雷同，「图5」中所示的无源式均衡器100分布于印刷电路板110、IC封装120及IC晶粒130上。举例来说，外部无源电路111包含串联耦接于电阻R1的直流阻隔(DC blocking)电容C1，其中，外部无源电路111位于印刷电路板110中。此外，传输线103经由外部无源电路111连接位于IC封装内的IC接脚124，而IC接脚124经由打线122连接位于IC晶粒130内的IC接合垫131。分流电路143与接收器芯片101并联耦接，且其皆被制造在IC晶粒130中。
于一实施例中，分流电路143包含有电感L，其中，可变电阻R2耦接于IC接合垫131，电感L耦接于与一定电压(如：VDD或AC接地)与可变电阻R2。而且，电阻R1与可变电阻R2被用来提供阻抗匹配。电感L与可变电阻R2构成分流电路143的时间常数。于一频率范围内(亦即均衡级数)，可通过调整可变电阻R2来改变无源式均衡器100的增益差(gain difference)。对于不同的均衡级数，电阻R1可被调整以提供所需的阻抗匹配。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的均等变化与修饰，皆应属本发明的涵盖范围，例如：在电路的性能已符合要求下，该些可调式的元件，可直接由固定式的元件取代。

Claims (14)

1.一种无源式均衡器，应用于接收器芯片，包含有：
第一无源电路，包含有第一电阻，其中该第一电阻串联耦接于第一传输线与IC封装的第一接脚间，且该第一接脚经由第一打线耦接于IC晶粒的第一接合垫；以及
分流电路，耦接于该第一接合垫与该接收器芯片的第一输入端，该分流电路与接收器芯片并联耦接；
其中，该第一无源电路设置于该IC封装外，而该分流电路设置于该IC晶粒内，该接收器芯片位于该IC晶粒内，并且该第一接合垫耦接于该接收器芯片的第一输入端；
其中该第一无源电路还包含第一电容，且该第一电容耦接于该第一传输线与该第一电阻间，
其中，该分流电路包含有串联电阻电感网络，该串联电阻电感网络包含有电感以及第三电阻；以及
其中该第三电阻为可变的，用以调整该无源式均衡器的增益差值。
2.根据权利要求1所述的无源式均衡器，还包含有：
第二无源电路，包含有第二电阻，其中该第二电阻串联耦接于第二传输线与该IC封装的第二接脚间，且该第二接脚经由第二打线耦接于该IC晶粒的第二接合垫，而该第二接合垫耦接于该接收器芯片的第二输入端；其中，该第二无源电路设置于该IC封装外，且该分流电路耦接于该第一接合垫与该第二接合垫间。
3.根据权利要求1或2所述的无源式均衡器，其中该第一传输线用以传送信号，且该信号包括串行数据，该串行数据的传输率介于每秒十亿万至每秒百亿万位。
4.根据权利要求1或2所述的无源式均衡器，其中该接收器芯片的该第一输入端具有输入阻抗，且该输入阻抗为该分流电路的分流阻抗的至少三倍大。
5.根据权利要求2所述的无源式均衡器，其中，当输入差动信号经由该第一传输线传送时，均衡差动信号则被传送至该接收器芯片中的该第一与该第二输入端。
6.根据权利要求1所述的无源式均衡器，其中该串联电阻电感网络的第三电阻与该第一电阻的阻抗和与该传输线的特性阻抗相匹配。
7.一种均衡方法，用来均衡信号，该方法包含有下列步骤：
将源自第一传输线的第一输入信号经由第一串联电阻电容电路传送至第一IC封装接脚，其中，该第一串联电阻电容电路位于印刷电路板上，而该印刷电路板位于IC封装外，其中，该第一IC封装接脚经由第一打线耦接于第一IC接合垫，其中该第一IC接合垫位于IC晶粒上；以及
提供串联电阻电感网络，该串联电阻电感网络耦接于该第一IC接合垫，且耦接于接收器芯片的第一输入端，其中，该串联电阻电感网络位于该IC晶粒内，该接收器芯片位于该IC晶粒内，该第一IC接合垫耦接于该接收器芯片的第一输入端，并且该串联电阻电感网络与接收器芯片并联耦接；
利用该第一串联电阻电容电路与该串联电阻电感网络以提供阻抗匹配以及产生已均衡信号以输出至该接收器芯片的该第一输入端，
其中该串联电阻电感网络包含有电感、第一可调电阻及第二可调电阻。
8.根据权利要求7所述的方法，其中该第一串联电阻电容电路包含有串联耦接于微调阻抗匹配电阻的交流耦合电容。
9.根据权利要求7所述的方法，还包含有：
经由第二串联电阻电容电路来将源自第二传输线的第二输入信号传送至第二IC封装接脚，其中该第二串联电阻电容电路位于该印刷电路板上；
经由第二打线耦接该第二IC封装接脚至第二IC接合垫，其中该第二IC接合垫位于该IC晶粒上，其中，该第一IC接合垫与该第二IC接合垫耦接该串联电阻电感网络，其中，该第二IC接合垫耦接于该接收器芯片的第二输入端。
10.根据权利要求9所述的方法，其中，该电感的电感值为第一打线电感或第二打线电感的3至5倍大。
11.一种无源均衡器，包含有：
串联电阻电容电路对，电耦接于传输线对与一集成电路封装的一接脚对之间，且该串联电阻电容电路对位于该集成电路封装外；
打线对，耦接于该集成电路封装接脚对与位于集成电路晶粒上的接合垫对之间，其中，该集成电路晶粒位于该集成电路封装内；以及
串联电阻电感网络，耦接于该接合垫对间，该串联电阻电感网络包含有电感及可调电阻对，并且该串联电阻电感网络与接收器芯片并联耦接；
其中，该串联电阻电感网络及该接收器芯片位于该集成电路晶粒内，以及
其中，该接合垫对中的每一个各耦接于该接收器芯片的一个输入端。
12.根据权利要求11所述的无源均衡器，其中该串联电阻电容电路对中的每一串联电阻电容电路包含有具有电容值大小为1nF～1uF的电容，其中，该电容串联耦接该传输线对中的其一与该集成电路封装接脚对中的其一之间。
13.根据权利要求11所述的无源均衡器，其中该可调电阻用以控制该接收器芯片的均衡级数。
14.根据权利要求13所述的无源均衡器，其中该电感具有等于或大于该打线对中的其一所具有的电感值。
CN2009100063758A 2008-02-15 2009-02-16 前端集成的无源式均衡器及其方法 Active CN101510544B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US2925908P 2008-02-15 2008-02-15
US61/029,259 2008-02-15

Publications (2)

Publication Number Publication Date
CN101510544A CN101510544A (zh) 2009-08-19
CN101510544B true CN101510544B (zh) 2012-07-18

Family

ID=40954591

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009100063758A Active CN101510544B (zh) 2008-02-15 2009-02-16 前端集成的无源式均衡器及其方法

Country Status (3)

Country Link
US (3) US7924113B2 (zh)
CN (1) CN101510544B (zh)
TW (1) TWI414053B (zh)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8558636B2 (en) * 2007-03-30 2013-10-15 Intel Corporation Package embedded equalizer
US7924113B2 (en) * 2008-02-15 2011-04-12 Realtek Semiconductor Corp. Integrated front-end passive equalizer and method thereof
US8947840B1 (en) 2009-10-23 2015-02-03 Pmc-Sierra, Inc. Method and apparatus for improving the signal integrity of high-speed serial data receivers using coupled inductors
WO2011121658A1 (ja) * 2010-03-31 2011-10-06 株式会社アドバンテスト 可変イコライザ回路およびそれを用いた試験装置
CN103026634B (zh) 2010-05-21 2015-05-27 马维尔国际贸易有限公司 具有集成t/r开关的rf前端
CN103069715B (zh) * 2010-08-18 2016-01-27 维斯普瑞公司 可调谐匹配网络的调谐方法
US9178488B2 (en) 2011-03-21 2015-11-03 Wispry, Inc. Simple and minimally invasive methods and systems for sensing and computing load impedance
US8886136B1 (en) 2011-04-22 2014-11-11 Marvell International Ltd. Two-pin TR switch with switched capacitor
US9225563B1 (en) 2012-04-30 2015-12-29 Pmc-Sierra Us, Inc. Programmable passive peaking equalizer
JP6075834B2 (ja) * 2012-08-16 2017-02-08 キヤノン株式会社 プリント回路板
CN102983827A (zh) * 2012-09-17 2013-03-20 贸联电子(昆山)有限公司 低成本均衡信号被动元件
US9042437B2 (en) * 2012-10-29 2015-05-26 Metra Electronics Corporation Programmable HDMI cable and method including external programmer
US8964861B2 (en) * 2012-10-29 2015-02-24 Metra Electronics Corporation Active and programmable HDMI cable and method
KR20140125936A (ko) * 2013-04-19 2014-10-30 삼성전자주식회사 수동 이퀄라이저 및 이를 이용한 고속 디지털 신호 전송 시스템
JP6445883B2 (ja) * 2015-01-30 2018-12-26 東芝メモリ株式会社 受信回路及び通信システム
KR102251671B1 (ko) * 2015-06-29 2021-05-13 삼성전자주식회사 송신 신호의 품질을 향상시키는 전자 장치 및 방법, 및 이를 위한 시스템
US9432230B1 (en) 2015-10-21 2016-08-30 Freescale Semiconductor, Inc. Passive equalizer capable of use in a receiver
US9852988B2 (en) 2015-12-18 2017-12-26 Invensas Bonding Technologies, Inc. Increased contact alignment tolerance for direct bonding
US9548278B1 (en) 2015-12-28 2017-01-17 Altera Corporation Methods and apparatus for passive equalization in high-speed and high density integrated circuits
US9985684B2 (en) 2016-02-25 2018-05-29 Nxp Usa, Inc. Passive equalizer capable of use in high-speed data communication
US10446487B2 (en) * 2016-09-30 2019-10-15 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
KR20190092584A (ko) 2016-12-29 2019-08-07 인벤사스 본딩 테크놀로지스 인코포레이티드 집적된 수동 컴포넌트를 구비한 접합된 구조체
US10276909B2 (en) 2016-12-30 2019-04-30 Invensas Bonding Technologies, Inc. Structure comprising at least a first element bonded to a carrier having a closed metallic channel waveguide formed therein
US10629577B2 (en) 2017-03-16 2020-04-21 Invensas Corporation Direct-bonded LED arrays and applications
US10784191B2 (en) 2017-03-31 2020-09-22 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US11169326B2 (en) 2018-02-26 2021-11-09 Invensas Bonding Technologies, Inc. Integrated optical waveguides, direct-bonded waveguide interface joints, optical routing and interconnects
CN108833317B (zh) * 2018-06-26 2021-06-25 重庆湃芯入微科技有限公司 一种基于线性均衡器的可调电容装置
TWI675568B (zh) * 2018-07-13 2019-10-21 啟碁科技股份有限公司 改善眼圖特性的裝置
US20200036563A1 (en) * 2018-07-26 2020-01-30 Advanced Micro Devices, Inc. Passive continuous-time linear equalizer
US11515291B2 (en) 2018-08-28 2022-11-29 Adeia Semiconductor Inc. Integrated voltage regulator and passive components
KR102573219B1 (ko) * 2018-09-14 2023-09-01 삼성전자주식회사 임피던스를 조절할 수 있는 집적 회로 및 이를 포함하는 전자 장치
US10643676B2 (en) * 2018-09-28 2020-05-05 Western Digital Technologies, Inc. Series resistance in transmission lines for die-to-die communication
US11901281B2 (en) 2019-03-11 2024-02-13 Adeia Semiconductor Bonding Technologies Inc. Bonded structures with integrated passive component
EP3920218B1 (en) * 2019-03-22 2023-12-20 Huawei Technologies Co., Ltd. Equalisation circuit, packaging apparatus, and data transmission apparatus
US11762200B2 (en) 2019-12-17 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded optical devices
US11302645B2 (en) 2020-06-30 2022-04-12 Western Digital Technologies, Inc. Printed circuit board compensation structure for high bandwidth and high die-count memory stacks
US11094652B1 (en) * 2020-07-24 2021-08-17 Realtek Semiconductor Corp. Configurable radio transceiver and method thereof

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101101313A (zh) * 2002-01-30 2008-01-09 佛姆费克托公司 受测试集成电路的预测性自适应电源
EP1552609A4 (en) * 2002-10-08 2011-11-16 Broadcom Corp RAPID BINDING OF EMITTER EQUALIZATION DATA AND RECEIVER EQUALIZATION
TWI373925B (en) * 2004-02-10 2012-10-01 Tridev Res L L C Tunable resonant circuit, tunable voltage controlled oscillator circuit, tunable low noise amplifier circuit and method of tuning a resonant circuit
US7394331B2 (en) * 2005-08-05 2008-07-01 Evelina F Yeung Programmable passive equalizer
US8558636B2 (en) * 2007-03-30 2013-10-15 Intel Corporation Package embedded equalizer
US7568987B2 (en) * 2007-06-27 2009-08-04 Perry Lee Mayer Hockey stick having an angled shaft extension
US7504906B2 (en) * 2007-08-02 2009-03-17 Inventec Corporation Method for manufacturing an equalizer
US7924113B2 (en) * 2008-02-15 2011-04-12 Realtek Semiconductor Corp. Integrated front-end passive equalizer and method thereof

Also Published As

Publication number Publication date
US8324982B2 (en) 2012-12-04
US20120139669A1 (en) 2012-06-07
TW200947661A (en) 2009-11-16
CN101510544A (zh) 2009-08-19
US8115566B2 (en) 2012-02-14
US7924113B2 (en) 2011-04-12
US20090206962A1 (en) 2009-08-20
US20110163828A1 (en) 2011-07-07
TWI414053B (zh) 2013-11-01

Similar Documents

Publication Publication Date Title
CN101510544B (zh) 前端集成的无源式均衡器及其方法
US11843372B2 (en) Integrated circuit with configurable on-die termination
US6768352B1 (en) Low voltage receiver circuit and method for shifting the differential input signals of the receiver depending on a common mode voltage of the input signals
US7586987B2 (en) High speed data link with transmitter equalization and receiver equalization
US8989238B2 (en) Bi-directional interface circuit having a switchable current-source bias
US7808277B2 (en) Bidirectional signal separation module for a bus converter
US11894655B2 (en) H-bridge integrated laser driver
US9281974B1 (en) Equalizer circuitry having digitally controlled impedances
TWI739249B (zh) 高速全雙工收發器
EP3188424A1 (en) Transmitter output driver circuits for high data rate applications, and methods of their operation
US20100246647A1 (en) Active bidirectional splitter for single ended media
US9590801B1 (en) Equalization scheme in trans-impedance amplifier for optical communications
US10944602B1 (en) Passive linear equalizer for serial wireline receivers
CN109245758B (zh) 发射器与接收器电路
US7502565B2 (en) Circuit for filtering a laser signal
CN113396478B (zh) 一种均衡电路、封装装置及数据传输装置
US20240214028A1 (en) Signaling over rc-dominated transmission lines
EP3563486B1 (en) Termination for single-ended receiver
US20200044686A1 (en) Bidirectional data link
CN113315504A (zh) Sst驱动结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant