TW201537705A - 積體電路 - Google Patents

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Abstract

一種積體電路,包括晶片以及封裝。晶片包括第一焊墊、第二焊墊、核心電路與電阻單元。第一焊墊耦接至核心電路的信號路徑。電阻單元的兩端分別耦接至第一焊墊與第二焊墊。封裝包括接腳與低通電路。接腳電性連接至第一焊墊。低通電路電性連接至第二焊墊。

Description

積體電路
本發明是有關於一種電子元件,且特別是有關於一種積體電路。
在信號傳輸的過程中,傳輸通道中的信號會有相當的損失。因此,在傳送端(transmitter)與/或接收端(receiver)會設置用於補償損失的等化器(equalizer)電路。例如,圖1是說明信號傳輸系統的電路方塊示意圖。於圖1所示情境中,傳送端110所輸出的差動信號通過傳輸通道120而被傳送至接收端130。在信號傳輸的過程中,傳輸通道120中的信號會有相當的損失。例如圖1所示傳輸通道120中的增益G與頻率f的特性曲線,其繪示了傳輸通道120中的信號增益G隨著頻率f的增加而減少,效果類似低通濾波器(low pass filter)。因此,在傳送端110可以設置用於補償損失的等化器112,以將傳送端核心電路111所輸出的差動信號增益其高頻部份。相似地,接收端130可以設置用於補償損失的等化器131,以將來自於傳輸通道120的差動信號增益其高頻 部份,並將等化後的差動信號傳輸至接收端核心電路132。具體而言,在傳送端110與/或接收端130的信號路徑中配置高通濾波器(high pass filter)以使差動信號中高頻成分的增益(gain)提高,藉此來進行差動信號的損失補償與/或頻帶補償。
本發明提供一種積體電路,其可以提高傳送端與/或接收端差動信號或單端信號(single-end signal)的傳輸完整性。
本發明的實施例揭示一種積體電路,包括晶片以及封裝。晶片包括第一焊墊、第二焊墊、核心電路與第一電阻單元。第一焊墊耦接至核心電路的第一信號路徑。第一電阻單元的兩端分別耦接至第一焊墊與第二焊墊。晶片容置於封裝中。封裝包括第一接腳與低通電路。第一接腳電性連接至第一焊墊。低通電路的第一端電性連接至第二焊墊。
基於上述,在一些實施例中所揭示之積體電路經配置而可以具有適應帶寬(Adaptive Band-width)的被動式等化器(Passive Equalizer)功能,以提高差動信號或單端信號的傳輸完整性。利用配置在晶片內的電阻單元及配置在封裝結構中的被動式低通電路,達到頻響特性可調整之被動式等化器功能。
為讓本發明的上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
110‧‧‧傳送端
111‧‧‧傳送端核心電路
112、131‧‧‧等化器
120、230、730、1330‧‧‧傳輸通道
130‧‧‧接收端
132‧‧‧接收端核心電路
210、710、1310‧‧‧晶片
211、711、1311‧‧‧核心電路
212、712、713、1312、1313‧‧‧電阻單元
220、720、1320‧‧‧封裝
221、721、1321‧‧‧低通電路
310、353、420、520、811、821、911、912、921、922、1012、1013、1022、1024、1113、1115、1122、1124、1212、1213、1222、1224、1431~1438‧‧‧打線
351、352、PAD5、PAD6‧‧‧焊墊
410、610、1011、1112、1421、1422‧‧‧高阻抗導線
510、1211‧‧‧電感器
620、640、830、1021、1023、1111、1114、1121、1123、1221、1223‧‧‧低阻抗導線
630、650‧‧‧導電凸塊
810、820、910、1010、1110、1210、1410‧‧‧接腳
1314、1316‧‧‧電阻器
1315、1317‧‧‧路由電路
1430‧‧‧共同接點
α‧‧‧弧角
D‧‧‧距離
f‧‧‧頻率
G‧‧‧信號增益
H1‧‧‧弧高
PAD1‧‧‧第一焊墊
PAD2、PAD2_1、PAD2_n‧‧‧第二焊墊
PAD3‧‧‧第三焊墊
PAD4、PAD4_1、PAD4_m‧‧‧第四焊墊
PIN1‧‧‧第一接腳
PIN2‧‧‧第二接腳
PINR‧‧‧參考接腳
SW1‧‧‧第一開關
SW2‧‧‧第二開關
SW3‧‧‧第三開關
SW4‧‧‧第四開關
Vref‧‧‧參考電壓
圖1是說明信號傳輸系統的電路方塊示意圖。
圖2是依照本發明實施例說明積體電路的示意圖。
圖3A是依照本發明另一實施例說明積體電路的示意圖。
圖3B是說明打線的設計參數示意圖。
圖4至圖14是依照本發明不同實施例說明積體電路的示意圖。
在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言,若文中描述第一裝置耦接於第二裝置,則應該被解釋成該第一裝置可以直接連接於該第二裝置,或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。另外,凡可能之處,在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的元件/構件/步驟可以相互參照相關說明。
圖2是依照本發明實施例說明一種積體電路的示意圖。圖2所示積體電路包括晶片210與封裝220。晶片210容置於封裝220中。本實施例並不限制晶片210容置於封裝220的方式。例如,本實施例可以採用導線架(Lead-frame)封裝製程、球格陣列(ball grid array,BGA)封裝製程、覆晶(Flip-chip)封裝製程或是其他封裝方式將晶片210容置於封裝220中。
晶片210包括第一焊墊PAD1、第二焊墊PAD2、核心電路211與第一電阻單元212,其中第一焊墊PAD1耦接至核心電路211的第一信號路徑。第一電阻單元212包括定電阻器或可變電阻器或MOS電阻,亦或以任何形式呈現在晶片中的電阻元件。第一電阻單元212的兩端分別耦接至第一焊墊PAD1與第二焊墊PAD2。封裝220包括第一接腳PIN1與低通(low-pass)電路221。晶片210中的第一焊墊PAD1、第二焊墊PAD2、核心電路211與電阻單元212可以任何晶片製程製造。低通電路221可以任何非晶片製程製造,例如封裝製程或表面銲接元件(surface-mounting device,SMD)製程。第一接腳PIN1電性連接至第一焊墊PAD1。本實施例並不限制第一焊墊PAD1與第一接腳PIN1之間的連接方式。在一些實施例中,第一焊墊PAD1可以利用打線(bonding wire)方式電性連接至第一接腳PIN1之間。在另一些實施例中,第一焊墊PAD1與第一接腳PIN1之間可以利用導電凸塊(conductive bump)相互連接,或是利用其他方式相互連接。低通電路221的第一端電性連接至第二焊墊PAD2。第二焊墊PAD2與低通電路221之間的連接方式可以參照第一焊墊PAD1的相關說明而類推之。
傳輸通道230可以參照圖1所示傳輸通道120的相關說明而類推之。在不同的應用情境中,傳輸通道230可以是印刷電路板(printed circuit board,PCB)上的信號導線,或是電纜線(例 如同軸電纜、乙太網路電纜或是其他電線)。信號可以經由傳輸通道230而被傳輸。例如,核心電路211所輸出的信號可以經由第一焊墊PAD1、第一接腳PIN1與傳輸通道230而被傳送至接收端電路(未繪示)。又例如,傳送端電路(未繪示)所輸出的信號可以經由傳輸通道230、第一接腳PIN1與第一焊墊PAD1而被傳送至核心電路211。
一般而言,傳輸通道230具有低通濾波器(low pass filter)的特性。也就是說,傳輸通道230中的信號增益隨著頻率的增加而減少。利用晶片210內部的第一電阻單元212及封裝220的低通電路221,第一焊墊PAD1上的信號的低頻成份的增益量可以被減少。因此,圖2所示之積體電路可以具有被動式等化器(Passive Equalizer)功能,以提高信號的傳輸完整性。在另一些實施例中,電阻單元212的阻值可以被調整,以實現適應帶寬(Adaptive Band-width)的被動式等化器功能,以便調整其頻率響應特性。
圖3A是依照本發明另一實施例說明積體電路的示意圖。圖3A所示實施例可以參照圖2的相關說明而類推之。於圖3A所示實施例中,低通電路221包括參考接腳PINR以及打線(bonding wire)310。參考接腳PINR可以被用來耦接至參考電壓Vref(例如接地電壓或是其他固定電壓)。在圖3A所示實施例中,參考電壓Vref可以由晶片210內部(或封裝220內部)的穩壓器(regulator)提供。在其他實施例中,參考電壓Vref可以由封裝220外部的電壓源提供。打線310的兩端分別電性連接至晶片210 的第二焊墊PAD2與封裝220的參考接腳PINR。打線310的寄生電感可以視為低通元件(low-pass component)。因此,第一焊墊PAD1上的信號的低頻成份的增益量可以被減少。藉由調整電阻單元212的阻值,圖3A所示積體電路可以實現適應帶寬的被動式等化器功能,進而調整此等化器的頻率響應特性。
藉由調整打線310的設計參數,可以調整打線310的寄生電感值。圖3B是說明打線的設計參數示意圖。圖3B所示打線353的兩端分別電性連接至晶片的焊墊351與封裝的焊墊352。D表示晶片的焊墊351至封裝的焊墊352之距離。本發明諸實施例所述打線(例如圖3A所示打線310)皆可以參照圖3B的相關說明而類推之。請參照圖3B,藉由調整打線353的線長、線徑、材質、弧高H1及/或弧角α,可以調整打線353的寄生電感值。例如,打線353的線長可以是0~12mm,打線353的線徑不限(例如0.018mm或是其他線徑)。打線353的材質可以是鋁(aluminum)、銅(copper)金(gold)、銀(silver)或是其他金屬/合金。打線353的弧高H1小於1.5mm。打線353的弧角α介於0°至90°之間。
圖4是依照本發明又一實施例說明積體電路的示意圖。圖4所示實施例可以參照圖2的相關說明而類推之。於圖4所示實施例中,低通電路221包括參考接腳PINR、高阻抗導線410以及打線420。參考接腳PINR可以被用來耦接至參考電壓Vref(例如接地電壓或是其他固定電壓)。在圖4所示實施例中,參考電壓Vref可以由晶片210內部(或封裝220內部)的穩壓器提供。在 其他實施例中,參考電壓Vref可以由封裝220外部的電壓源提供。高阻抗導線410的阻抗值可以視設計需求來決定,例如可以將高阻抗導線410的特徵阻抗(characteristic impedance)值設定為大於70ohm。高阻抗導線410的第一端耦接至參考接腳PINR以接收參考電壓Vref。打線420的兩端分別電性連接至晶片210的第二焊墊PAD2與封裝220的高阻抗導線410的第二端。本實施例並不限制高阻抗導線410的布局結構與幾何形狀。例如,高阻抗導線410可以被設置為線圈的形狀。高阻抗導線410的布局結構具有電感效應,可以提供電感量。因此,高阻抗導線410可以視為低通元件,使得第一焊墊PAD1上的信號的低頻成份的增益量可以被減少。藉由調整電阻單元212的阻值,圖4所示積體電路可以實現適應帶寬的被動式等化器功能,進而調整此等化器的頻率響應特性。
圖5是依照本發明又一實施例說明積體電路的示意圖。圖5所示實施例可以參照圖2的相關說明而類推之。於圖5所示實施例中,低通電路221包括參考接腳PINR、電感器510以及打線520。參考接腳PINR可以被用來耦接至參考電壓Vref(例如接地電壓或是其他固定電壓)。在圖5所示實施例中,參考電壓Vref可以由晶片210內部(或封裝220內部)的穩壓器提供。在其他實施例中,參考電壓Vref可以由封裝220外部的電壓源提供。電感器510的電感量可以視設計需求來決定,例如可以將電感器510的電感量設定為小於100nH。電感器510的第一端耦接至參考接 腳PINR以接收參考電壓Vref。打線520的兩端分別電性連接至晶片210的第二焊墊PAD2與封裝220的電感器510的第二端。電感器510可以是表面銲接元件(SMD)或是其他形式的電感器。電感器510可以視為低通元件,使得第一焊墊PAD1上的信號的低頻成份的增益量可以被減少。藉由調整電阻單元212的阻值,圖5所示積體電路可以實現適應帶寬的被動式等化器功能,進而調整此等化器的頻率響應特性。
圖6是依照本發明再一實施例說明積體電路的示意圖。圖6所示實施例可以參照圖2與圖4的相關說明而類推之。於圖6所示實施例中,低通電路221包括參考接腳PINR、高阻抗導線610以及低阻抗導線620。參考接腳PINR可以被用來耦接至參考電壓Vref(例如接地電壓或是其他固定電壓)。在圖6所示實施例中,參考電壓Vref可以由晶片210內部(或封裝220內部)的穩壓器提供。在其他實施例中,參考電壓Vref可以由封裝220外部的電壓源提供。高阻抗導線610的第一端耦接至參考接腳PINR以接收參考電壓Vref。高阻抗導線610的第二端耦接至低阻抗導線620的第一端。低阻抗導線620的第二端透過導電凸塊630電性連接至晶片210的第二焊墊PAD2。在另一實施例中,低阻抗導線620可能被省略。在低阻抗導線620被省略的情況下,高阻抗導線610的第二端可以直接耦接至導電凸塊630,使得高阻抗導線610的第二端透可以過導電凸塊630電性連接至晶片210的第二焊墊PAD2。低阻抗導線640的第一端耦接至第一接腳PIN1。低阻抗導 線640的第二端透過導電凸塊650電性連接至晶片210的第一焊墊PAD1。其中,高阻抗導線與低阻抗導線的阻抗值可以視設計需求來決定,例如可以將高阻抗導線與低阻抗導線的特徵阻抗值分別設定為大於與小於70ohm。
圖7是依照本發明更一實施例說明一種積體電路的示意圖。圖7所示實施例可以參照圖2至圖6的相關說明而類推之。圖7所示積體電路包括晶片710與封裝720。晶片710容置於封裝720中。本實施例並不限制晶片710容置於封裝720的方式。例如,本實施例可以採用導線架(Lead-frame)封裝製程、球格陣列(ball grid array,BGA)封裝製程、覆晶(Flip-chip)封裝製程或是其他封裝方式將晶片710容置於封裝720中。
晶片710包括第一焊墊PAD1、第二焊墊PAD2、第三焊墊PAD3、第四焊墊PAD4、核心電路711、第一電阻單元712與第二電阻單元713。第一焊墊PAD1與第三焊墊PAD3被配置於第二焊墊PAD2與第四焊墊PAD4之間。第一焊墊PAD1耦接至核心電路711的第一信號路徑,而第三焊墊PAD3耦接至核心電路711的第二信號路徑,其中所述第一信號路徑與所述第二信號路徑互為差動信號對。第一電阻單元712與第二電阻單元713各自包括定電阻器或可變電阻器。第一電阻單元712的兩端分別耦接至第一焊墊PAD1與第二焊墊PAD2。第二電阻單元713的兩端分別耦接至第三焊墊PAD3與第四焊墊PAD4。
封裝720包括第一接腳PIN1、第二接腳PIN2與低通電 路721。晶片710中的第一焊墊PAD1、第二焊墊PAD2、第三焊墊PAD3、第四焊墊PAD4、核心電路711、第一電阻單元712與第二電阻單元713可以任何晶片製程製造。封裝720中的低通電路721可以任何非晶片製程製造,例如封裝製程或表面銲接元件(SMD)製程。第一接腳PIN1電性連接至第一焊墊PAD1,而第二接腳PIN2電性連接至第三焊墊PAD3。低通電路721的第一端與第二端分別電性連接至第二焊墊PAD2與第四焊墊PAD4。
本實施例並不限制焊墊與接腳之間的連接方式。在一些實施例中,第一焊墊PAD1可以利用打線(bonding wire)方式電性連接至第一接腳PIN1之間,而第三焊墊PAD3與第二接腳PIN2之間亦可以利用打線彼此電性連接。在另一些實施例中,焊墊與接腳之間可以利用導電凸塊相互連接,或是利用其他方式相互連接。焊墊與低通電路721之間的連接方式亦可以利用打線、導電凸塊或是其他方式相互連接。
傳輸通道730可以參照圖1所示傳輸通道120或圖2所示傳輸通道230的相關說明而類推之。在不同的應用情境中,傳輸通道730可以是印刷電路板(PCB)上的信號導線,或是電纜線(例如同軸電纜、乙太網路電纜或是其他電線)。信號可以經由傳輸通道730而被傳輸。例如,核心電路711所輸出的差動信號可以經由第一焊墊PAD1、第三焊墊PAD3、第一接腳PIN1、第二接腳PIN2與傳輸通道730而被傳送至接收端電路(未繪示)。又例如,傳送端電路(未繪示)所輸出的信號可以經由傳輸通道730、 第一接腳PIN1、第二接腳PIN2、第一焊墊PAD1與第三焊墊PAD3而被傳送至核心電路711。
一般而言,傳輸通道730具有低通濾波器的特性。也就是說,傳輸通道730中的信號增益隨著頻率的增加而減少。利用晶片710內部的第一電阻單元712、第二電阻單元713以及封裝720的低通電路721,第一焊墊PAD1與第三焊墊PAD3上的差動信號的低頻成份的增益量可以被減少。因此,圖7所示之積體電路可以具有被動式等化器功能,以提高信號的傳輸完整性。在另一些實施例中,第一電阻單元712與第二電阻單元713的阻值可以被調整,以實現適應帶寬的被動式等化器功能,以便調整其頻率響應特性。
圖8是依照本發明更一實施例說明積體電路的示意圖。圖8所示實施例可以參照圖7的相關說明而類推之。於圖8所示實施例中,低通電路721包括接腳810、接腳820、打線811以及打線821。打線811的兩端分別電性連接至晶片710的第二焊墊PAD2與封裝720的低阻抗導線830的第一端。打線821的兩端分別電性連接至晶片710的第四焊墊PAD4與封裝720的低阻抗導線830的第二端。接腳810電性連接至低阻抗導線830的第一端。接腳820電性連接至低阻抗導線830的第二端。。接腳810與接腳820可以被用來耦接至參考電壓Vref(例如接地電壓或是其他固定電壓)。在圖8所示實施例中,參考電壓Vref可以由晶片710內部(或封裝720內部)的穩壓器提供。在其他實施例中,參考 電壓Vref可以由封裝720外部的電壓源提供。
在另一實施例中,接腳810與接腳820可以浮接(不耦接至參考電壓Vref)。在其他實施例中,參考電壓Vref、接腳810與接腳820可以被省略。
藉由調整打線811與打線821的設計參數,可以調整其寄生電感值(詳參圖3B的相關說明)。打線811的寄生電感與打線821的寄生電感可以視為低通元件。因此,第一焊墊PAD1與第三焊墊PAD3上的差動信號的低頻成份的增益量可以被減少。藉由調整電阻單元712的阻值與電阻單元713的阻值,圖8所示積體電路可以實現適應帶寬的被動式等化器功能,進而調整此等化器的頻率響應特性。
圖9是依照本發明另一實施例說明積體電路的示意圖。圖9所示實施例可以參照圖7與圖8的相關說明而類推之。打線921的兩端分別電性連接至晶片710的第一焊墊PAD1與封裝720的接腳PIN1。打線922的兩端分別電性連接至晶片710的第三焊墊PAD3與封裝720的接腳PIN2。於圖9所示實施例中,低通電路721包括接腳910、打線911以及打線912。打線911與打線921彼此不接觸,而打線912與打線922彼此不接觸。打線911的兩端分別電性連接至晶片710的第二焊墊PAD2與封裝720的接腳910。打線912的兩端分別電性連接至晶片710的第四焊墊PAD4與封裝720的接腳910。接腳910可以被用來耦接至參考電壓Vref(例如接地電壓或是其他固定電壓)。在圖9所示實施例中,參考 電壓Vref可以由晶片710內部(或封裝720內部)的穩壓器提供。在其他實施例中,參考電壓Vref可以由封裝720外部的電壓源提供。在另一實施例中,接腳910可以浮接(不耦接至參考電壓Vref)。藉由調整打線911與打線912的設計參數,可以調整其寄生電感值(詳參圖3B的相關說明)。打線911的寄生電感與打線912的寄生電感可以視為低通元件。因此,第一焊墊PAD1與第三焊墊PAD3上的差動信號的低頻成份的增益量可以被減少。
圖10是依照本發明又一實施例說明積體電路的示意圖。圖10所示實施例可以參照圖7的相關說明而類推之。晶片710的第一焊墊PAD1經由打線1022與低阻抗導線1021電性連接至封裝720的接腳PIN1。晶片710的第三焊墊PAD3經由打線1024與低阻抗導線1023電性連接至封裝720的接腳PIN2。於圖10所示實施例中,低通電路721包括接腳1010、高阻抗導線1011、打線1012以及打線1013。另外,在覆晶封裝製程的應用範例中,圖11所示打線1012、1013、1022與1024可以被不同的導電凸塊所取代。
低阻抗導線1021與1023被配置在封裝720的第一導電層,而高阻抗導線1011被配置在封裝720的第二導電層,因此低阻抗導線1021與1023不接觸高阻抗導線1011。在其他實施例中,低阻抗導線1021與1023以及高阻抗導線1011可以被配置在封裝720的相同導電層中,其中低阻抗導線1021與1023不接觸高阻抗導線1011。打線1012的兩端分別電性連接至晶片710的第二焊墊 PAD2與封裝720的高阻抗導線1011的第一端。打線1013的兩端分別電性連接至晶片710的第四焊墊PAD4與封裝720的高阻抗導線1011的第二端。高阻抗導線1011的中央端電性連接至接腳1010。接腳1010可以被用來耦接至參考電壓Vref(例如接地電壓或是其他固定電壓)。在圖10所示實施例中,參考電壓Vref可以由晶片710內部(或封裝720內部)的穩壓器提供。在其他實施例中,參考電壓Vref可以由封裝720外部的電壓源提供。高阻抗導線1011、打線1012與打線1013的寄生電感可以視為低通元件。因此,第一焊墊PAD1與第三焊墊PAD3上的差動信號的低頻成份的增益量可以被減少。
在另一實施例中,接腳1010可以浮接(不耦接至參考電壓Vref)。在其他實施例中,接腳1010可以被省略。
圖11是依照本發明更一實施例說明積體電路的示意圖。圖11所示實施例可以參照圖7的相關說明而類推之。晶片710的第一焊墊PAD1經由打線1122與低阻抗導線1121電性連接至封裝720的接腳PIN1。晶片710的第三焊墊PAD3經由打線1124與低阻抗導線1123電性連接至封裝720的接腳PIN2。於圖11所示實施例中,低通電路721包括接腳1110、低阻抗導線1111、高阻抗導線1112、打線1113、低阻抗導線1114以及打線1115。低阻抗導線1111、1114、1121與1123被配置在封裝720的第一導電層,而高阻抗導線1112被配置在封裝720的第二導電層,因此低阻抗導線1121與1123不接觸高阻抗導線1112。在其他實施例中,低 阻抗導線1121與1123以及高阻抗導線1112可以被配置在封裝720的相同導電層中,其中低阻抗導線1121與1123不接觸高阻抗導線1112。打線1113的兩端分別電性連接至晶片710的第二焊墊PAD2與封裝720的高阻抗導線1112的第一端。打線1115的兩端分別電性連接至晶片710的第四焊墊PAD4與封裝720的低阻抗導線1114的第一端。低阻抗導線1114的第二端電性連接至高阻抗導線1112的第二端。高阻抗導線1112的中央端電性連接至低阻抗導線1111的第一端。低阻抗導線1111的第二端連接至接腳1110。接腳1110可以被用來耦接至參考電壓Vref(例如接地電壓或是其他固定電壓)。在圖11所示實施例中,參考電壓Vref可以由晶片710內部(或封裝720內部)的穩壓器提供。在其他實施例中,參考電壓Vref可以由封裝720外部的電壓源提供。
高阻抗導線1112可以提供電感量。本實施例並不限制高阻抗導線1112的布局結構與幾何形狀。例如,高阻抗導線1112可以被設置為線圈的形狀。因此,高阻抗導線1112可以視為低通元件,使得第一焊墊PAD1與第三焊墊PAD3上的差動信號的低頻成份的增益量可以被減少。
於圖11所示實施例中,高阻抗導線1112所形成的線圈的中央抽頭電性連接至接腳1110以接收參考電壓Vref。在另一實施例中,接腳1110可以浮接(不耦接至參考電壓Vref)。在其他實施例中,接腳1110與低阻抗導線1111可以被省略。另外,在覆晶封裝製程的應用範例中,圖11所示打線1113、1115、1122與 1124可以被不同的導電凸塊所取代。
圖12是依照本發明更一實施例說明積體電路的示意圖。圖12所示實施例可以參照圖7的相關說明而類推之。晶片710的第一焊墊PAD1經由打線1222與低阻抗導線1221電性連接至封裝720的接腳PIN1。晶片710的第三焊墊PAD3經由打線1224與低阻抗導線1223電性連接至封裝720的接腳PIN2。於圖12所示實施例中,低通電路721包括接腳1210、電感器1211、打線1212以及打線1213。低阻抗導線1221與1223被配置在封裝720的第一導電層,而電感器1211被配置在封裝720的第二導電層,因此低阻抗導線1221與1223不接觸電感器1211。在其他實施例中,低阻抗導線1221與1223以及電感器1211可以被配置在封裝720的相同導電層中,其中低阻抗導線1221與1223不接觸電感器1211。打線1212的兩端分別電性連接至晶片710的第二焊墊PAD2與封裝720的電感器1211的第一端。打線1213的兩端分別電性連接至晶片710的第四焊墊PAD4與封裝720的電感器1211的第二端。
於圖12所示實施例中,電感器1211的中央抽頭電性連接至接腳1210。接腳1210可以被用來耦接至參考電壓Vref(例如接地電壓或是其他固定電壓)。在圖12所示實施例中,參考電壓Vref可以由晶片710內部(或封裝720內部)的穩壓器提供。在其他實施例中,參考電壓Vref可以由封裝720外部的電壓源提供。在另一實施例中,接腳1210可以浮接(不耦接至參考電壓Vref)。 在其他實施例中,接腳1210可以被省略。
電感器1211的電感量可以視設計需求來決定,例如可以將電感器1211的電感量設定為小於100nH。電感器1211的中央抽頭耦接至接腳1210以接收參考電壓Vref。電感器1211可以是表面銲接元件(SMD)或是其他形式的電感器。電感器1211可以視為低通元件,使得第一焊墊PAD1與第三焊墊PAD3上的差動信號的低頻成份的增益量可以被減少。藉由調整電阻單元712與713的阻值,圖12所示積體電路可以實現適應帶寬的被動式等化器功能,進而調整此等化器的頻率響應特性。
圖13是依照本發明再一實施例說明一種積體電路的示意圖。圖13所示實施例可以參照圖2至圖12的相關說明而類推之。 圖13所示積體電路包括晶片1310與封裝1320。晶片1310容置於封裝1320中。本實施例並不限制晶片1310容置於封裝1320的方式。例如,本實施例可以採用導線架(Lead-frame)封裝製程、球格陣列(ball grid array,BGA)封裝製程、覆晶(Flip-chip)封裝製程或是其他封裝方式將晶片1310容置於封裝1320中。
晶片1310包括第一焊墊PAD1、第二焊墊PAD2_1~PAD2_n、第三焊墊PAD3、第四焊墊PAD4_1~PAD4_m、核心電路1311、第一電阻單元1312與第二電阻單元1313。第一焊墊PAD1耦接至核心電路1311的第一信號路徑,而第三焊墊PAD3耦接至核心電路1311的第二信號路徑,其中所述第一信號路徑與所述第二信號路徑互為差動信號對。這些第二焊墊PAD2_1~PAD2_n依 照預設的連接關係電性連接至封裝1320中的低通電路1321的多個第一端。這些第四焊墊PAD4_1~PAD4_m依照預設的連接關係電性連接至封裝1320中的低通電路1321的多個第二端。本實施例並不限制焊墊與接腳之間的連接方式。在一些實施例中,晶片1310的焊墊可以利用打線方式電性連接至封裝1320的接腳。在另一些實施例中,焊墊與接腳之間可以利用導電凸塊相互連接,或是利用其他方式相互連接。
第一電阻單元1312包括電阻器1314與路由電路1315。電阻器1314的第一端耦接至第一焊墊PAD1。路由電路1315的共同端耦接至電阻器1314的第二端。路由電路1315的多個選擇端以一對一方式耦接至第二焊墊PAD2_1~PAD2_n。路由電路1315可以將路由電路1315的共同端耦接至路由電路1315的這些選擇端中的一者或多者。配合第二焊墊PAD2_1~PAD2_n上的打線,路由電路1315可調整打線的串/並聯阻態,進而調整等效電感,以決定阻抗。第二電阻單元1313包括電阻器1316與路由電路1317。電阻器1316的第一端耦接至第三焊墊PAD3。路由電路1317的共同端耦接至電阻器1316的第二端。路由電路1317的多個選擇端以一對一方式耦接至第四焊墊PAD4_1~PAD4_m。路由電路1317可以將路由電路1317的共同端耦接至路由電路1317的這些選擇端中的一者或多者。配合第四焊墊PAD4_1~PAD4_m上的打線,路由電路1317可調整打線的串/並聯阻態,進而調整等效電感,以決定阻抗。
封裝1320包括第一接腳PIN1、第二接腳PIN2與低通電路1321。晶片1310中的第一焊墊PAD1、第二焊墊PAD2_1~PAD2_n、第三焊墊PAD3、第四焊墊PAD4_1~PAD4_m、核心電路1311、第一電阻單元1312與第二電阻單元1313可以任何晶片製程製造。封裝1320中的低通電路1321可以任何非晶片製程製造,例如封裝製程或表面銲接元件(SMD)製程。第一接腳PIN1電性連接至第一焊墊PAD1,而第二接腳PIN2電性連接至第三焊墊PAD3。
傳輸通道1330可以參照圖1所示傳輸通道120或圖2所示傳輸通道230的相關說明而類推之。在不同的應用情境中,傳輸通道1330可以是印刷電路板(PCB)上的信號導線,或是電纜線(例如同軸電纜、乙太網路電纜或是其他電線)。信號可以經由傳輸通道1330而被傳輸。例如,核心電路1311所輸出的差動信號可以經由第一焊墊PAD1、第三焊墊PAD3、第一接腳PIN1、第二接腳PIN2與傳輸通道1330而被傳送至接收端電路(未繪示)。又例如,傳送端電路(未繪示)所輸出的信號可以經由傳輸通道1330、第一接腳PIN1、第二接腳PIN2、第一焊墊PAD1與第三焊墊PAD3而被傳送至核心電路1311。
一般而言,傳輸通道1330具有低通濾波器的特性。也就是說,傳輸通道1330中的信號增益隨著頻率的增加而減少。利用晶片1310內部的第一電阻單元1312、第二電阻單元1313以及封裝1320的低通電路1321,第一焊墊PAD1與第三焊墊PAD3上的 差動信號的低頻成份的增益量可以被減少。因此,圖13所示之積體電路可以具有被動式等化器功能,以提高信號的傳輸完整性。在另一些實施例中,第一電阻單元1312與第二電阻單元1313的阻值可以被調整,以實現適應帶寬的被動式等化器功能,以便調整其頻率響應特性。
圖14是依照本發明更一實施例說明積體電路的示意圖。圖14所示實施例可以參照圖13的相關說明而類推之。於圖14所示實施例中,晶片1310包括焊墊PAD1、焊墊PAD2_1、焊墊PAD2_2、焊墊PAD3、焊墊PAD4_1、焊墊PAD4_2、焊墊PAD5、焊墊PAD6、核心電路1311、第一電阻單元1312與第二電阻單元1313。第一電阻單元1312包括電阻器1314與路由電路1315。路由電路1315包括第一開關SW1與第二開關SW2。電阻器1314的第一端耦接至第一焊墊PAD1。第一開關SW1與第二開關SW2的第一端耦接至電阻器1314的第二端。第一開關SW1的第二端耦接至焊墊PAD2_1。第二開關SW2的第二端耦接至焊墊PAD2_2。第二電阻單元1313包括電阻器1316與路由電路1317。路由電路1317包括第三開關SW3與第四開關SW4。電阻器1316的第一端耦接至第三焊墊PAD3。第三開關SW3與第四開關SW4的第一端耦接至電阻器1316的第二端。第三開關SW3的第二端耦接至焊墊PAD4_1。第四開關SW4的第二端耦接至焊墊PAD4_2。
低通電路1321包括接腳1410、第一高阻抗導線1421、第二高阻抗導線1422、共同接點1430、第一打線1431、第二打線 1432、第三打線1433、第四打線1434、第五打線1435、第六打線1436、第七打線1437、第八打線1438。第一打線1431的兩端分別電性連接至晶片1310的焊墊PAD2_1與封裝1320的第一高阻抗導線1421的第一端。第二打線1432的兩端分別電性連接至晶片1310的焊墊PAD2_2與封裝1320的第一高阻抗導線1421的第一端。第三打線1433的兩端分別電性連接至晶片1310的焊墊PAD5與封裝1320的第一高阻抗導線1421的第二端。第四打線1434的兩端分別電性連接至晶片1310的焊墊PAD5與封裝1320的共同接點1430。第五打線1435的兩端分別電性連接至晶片1310的焊墊PAD6與封裝1320的共同接點1430。第六打線1436的兩端分別電性連接至晶片1310的焊墊PAD6與封裝1320的第二高阻抗導線1422的第一端。第七打線1437的兩端分別電性連接至晶片1310的焊墊PAD4_2與封裝1320的第二高阻抗導線1422的第二端。第八打線1438的兩端分別電性連接至晶片1310的焊墊PAD4_1與封裝1320的第二高阻抗導線1422的第二端。
第一開關SW1與第二開關SW2可以將電阻器1314耦接至焊墊PAD2_1與/或焊墊PAD2_2。第三開關SW3與第四開關SW4可以將電阻器1316耦接至焊墊PAD4_1與/或焊墊PAD4_2。因此,路由電路1315與路由電路1317可以決定焊墊PAD1與焊墊PAD3之間的阻抗。例如,假設打線1431~1438各自具有電感值1nH,而高阻抗導線1421與1422各自具有電感值2nH。當開關SW1~SW4全部導通時,焊墊PAD1與焊墊PAD3之間的阻抗約略 為0.5+2+1+1+1+1+2+0.5=9nH(不包含電阻器1314與1316)。當開關SW1與SW3為導通,而開關SW2與SW4為截止時,焊墊PAD1與焊墊PAD3之間的阻抗約略為1+2+1+1+1+1+2+1=10nH(不包含電阻器1314與1316)。
於圖14所示實施例中,共同接點1430電性連接至接腳1410。接腳1410可以被用來耦接至參考電壓Vref(例如接地電壓或是其他固定電壓)。在圖14所示實施例中,參考電壓Vref可以由晶片710內部(或封裝720內部)的穩壓器提供。在其他實施例中,參考電壓Vref可以由封裝720外部的電壓源提供。在另一實施例中,接腳1410可以浮接(不耦接至參考電壓Vref)。在其他實施例中,接腳1410可以被省略。
綜上所述,上述諸實施例中所揭示之積體電路經配置而可以具有適應帶寬(Adaptive Band-width)的被動式等化器(Passive Equalizer)功能,以提高差動信號的傳輸完整性。利用配置在晶片內的電阻單元及配置在封裝結構中(在晶片外)的被動式低通電路,達到頻響特性可調整之被動式等化器功能。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明的精神和範圍內,當可作些許的更動與潤飾,故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
710‧‧‧晶片
711‧‧‧核心電路
712、713‧‧‧電阻單元
720‧‧‧封裝
721‧‧‧低通電路
730‧‧‧傳輸通道
PAD1‧‧‧第一焊墊
PAD2‧‧‧第二焊墊
PAD3‧‧‧第三焊墊
PAD4‧‧‧第四焊墊
PIN1‧‧‧第一接腳
PIN2‧‧‧第二接腳

Claims (24)

  1. 一種積體電路,包括:一晶片,該晶片包括一第一焊墊、一第二焊墊、一核心電路與一第一電阻單元,其中該第一焊墊耦接至該核心電路的一第一信號路徑,該第一電阻單元的兩端分別耦接至該第一焊墊與該第二焊墊;以及一封裝,該封裝包括一第一接腳與一低通電路,其中該晶片容置於該封裝中,該第一接腳電性連接至該第一焊墊,該低通電路的第一端電性連接至該第二焊墊。
  2. 如申請專利範圍第1項所述的積體電路,其中該第一電阻單元包括一可變電阻器。
  3. 如申請專利範圍第1項所述的積體電路,其中該第一接腳與藉由打線方式電性連接至該第一焊墊,且該低通電路藉由打線方式電性連接至該第二焊墊。
  4. 如申請專利範圍第1項所述的積體電路,其中該低通電路包括:一參考接腳,用以耦接至一參考電壓;以及一打線,該打線的兩端分別電性連接至該晶片的該第二焊墊與該封裝的該參考接腳。
  5. 如申請專利範圍第1項所述的積體電路,其中該低通電路包括:一高阻抗導線,其第一端耦接至一參考電壓;以及 一打線,該打線的兩端分別電性連接至該晶片的該第二焊墊與該封裝的該高阻抗導線的第二端。
  6. 如申請專利範圍第5項所述的積體電路,其中該高阻抗導線被設置為一線圈。
  7. 如申請專利範圍第1項所述的積體電路,其中該低通電路包括:一電感器,其第一端耦接至一參考電壓;一打線,該打線的兩端分別電性連接至該晶片的該第二焊墊與該封裝的該電感器的第二端。
  8. 如申請專利範圍第1項所述的積體電路,其中該低通電路包括:一高阻抗導線,其中該高阻抗導線的第一端耦接至一參考電壓,以及該高阻抗導線的第二端透過一導電凸塊電性連接至該晶片的該第二焊墊。
  9. 如申請專利範圍第1項所述的積體電路,其中該晶片更包括一第三焊墊、一第四焊墊與一第二電阻單元,其中該第三焊墊耦接至該核心電路的一第二信號路徑,該第一信號路徑與該第二信號路徑互為差動信號對,該第二電阻單元的兩端分別耦接至該第三焊墊與該第四焊墊;以及其中該封裝更包括一第二接腳,其中該第二接腳電性連接至該第三焊墊,該低通電路的第二端電性連接至該第四焊墊。
  10. 如申請專利範圍第9項所述的積體電路,其中該第一電 阻單元與該第二電阻單元各自包括一可變電阻器。
  11. 如申請專利範圍第9項所述的積體電路,其中該第一接腳與該第二接腳分別藉由打線方式電性連接至該第一焊墊與該第三焊墊,且該低通電路的兩端分別藉由打線方式電性連接至該第二焊墊與該第四焊墊。
  12. 如申請專利範圍第9項所述的積體電路,其中該低通電路包括:一第三接腳;一第一打線,該第一打線的兩端分別電性連接至該晶片的該第二焊墊與該封裝的該第三接腳;以及一第二打線,該第二打線的兩端分別電性連接至該晶片的該第四焊墊與該封裝的該第三接腳。
  13. 如申請專利範圍第12項所述的積體電路,其中該第三接腳為浮接,或被耦接至一參考電壓。
  14. 如申請專利範圍第9項所述的積體電路,其中該低通電路包括:一低阻抗導線;一第一打線,該第一打線的兩端分別電性連接至該晶片的該第二焊墊與該封裝的該低阻抗導線的第一端;以及一第二打線,該第二打線的兩端分別電性連接至該晶片的該第四焊墊與該封裝的該低阻抗導線的第二端。
  15. 如申請專利範圍第14項所述的積體電路,其中該低通電 路更包括:一第三接腳,電性連接至該低阻抗導線的第一端;以及一第四接腳,電性連接至該低阻抗導線的第二端;其中該第三接腳與該第四接腳耦接至一參考電壓。
  16. 如申請專利範圍第9項所述的積體電路,其中該低通電路包括:一高阻抗導線;一第一打線,該第一打線的兩端分別電性連接至該晶片的該第二焊墊與該封裝的該高阻抗導線的第一端;以及一第二打線,該第二打線的兩端分別電性連接至該晶片的該第四焊墊與該封裝的該高阻抗導線的第二端。
  17. 如申請專利範圍第16項所述的積體電路,其中該高阻抗導線被設置為一線圈。
  18. 如申請專利範圍第16項所述的積體電路,其中該低通電路更包括:一第三接腳,其中該高阻抗導線的一中央端電性連接至該第三接腳。
  19. 如申請專利範圍第9項所述的積體電路,其中該低通電路包括:一電感器;一第一打線,該第一打線的兩端分別電性連接至該晶片的該第二焊墊與該封裝的該電感器的第一端;以及 一第二打線,該第二打線的兩端分別電性連接至該晶片的該第四焊墊與該封裝的該電感器的第二端。
  20. 如申請專利範圍第19項所述的積體電路,其中該低通電路更包括:一第三接腳,其中該電感器的一中央抽頭電性連接至該第三接腳。
  21. 如申請專利範圍第9項所述的積體電路,其中該低通電路包括:一高阻抗導線,其中該高阻抗導線的第一端透過一第一導電凸塊電性連接至該晶片的該第二焊墊,以及該高阻抗導線的第二端透過一第二導電凸塊電性連接至該晶片的該第四焊墊。
  22. 如申請專利範圍第9項所述的積體電路,其中該晶片包括多個第二焊墊,該些第二焊墊依照一連接關係電性連接至該低通電路的多個第一端,該第一電阻單元包括:一電阻器,該電阻器的第一端耦接至該第一焊墊;以及一路由電路,該路由電路的一共同端耦接至該電阻器的第二端,該路由電路的多個選擇端以一對一方式耦接至該些第二焊墊;其中該路由電路將所述共同端耦接至該些選擇端中的一者或多者,該路由電路調整該些第二焊墊上的打線的串/並聯阻態以決定阻抗。
  23. 如申請專利範圍第9項所述的積體電路,其中該晶片更包括一第五焊墊、一第六焊墊、一第七焊墊與一第八焊墊,該第 一電阻單元包括一第一電阻器、一第一開關與一第二開關,該第二電阻單元包括一第二電阻器、一第三開關與一第四開關,該低通電路包括一第一高阻抗導線、一第二高阻抗導線、一共同接點、一第一打線、一第二打線、一第三打線、一第四打線、一第五打線、一第六打線、一第七打線、一第八打線;其中該第一電阻器的第一端耦接至該第一焊墊,而該第一電阻器的第二端耦接至該第一開關的第一端與該第二開關的第一端;其中該第一開關的第二端耦接至該第二焊墊;其中該第二開關的第二端耦接至該第五焊墊;其中該第二電阻器的第一端耦接至該第三焊墊,而該第二電阻器的第二端耦接至該第三開關的第一端與該第四開關的第一端;其中該第三開關的第二端耦接至該第四焊墊;其中該第四開關的第二端耦接至該第六焊墊;其中該第一打線的兩端分別電性連接至該晶片的該第二焊墊與該封裝的該第一高阻抗導線的第一端;其中該第二打線的兩端分別電性連接至該晶片的該第五焊墊與該封裝的該第一高阻抗導線的第一端;其中該第三打線的兩端分別電性連接至該晶片的該第七焊墊與該封裝的該第一高阻抗導線的第二端;其中該第四打線的兩端分別電性連接至該晶片的該第七焊墊 與該封裝的該共同接點;其中該第五打線的兩端分別電性連接至該晶片的該第八焊墊與該封裝的該共同接點;其中該第六打線的兩端分別電性連接至該晶片的該第八焊墊與該封裝的該第二高阻抗導線的第一端;其中該第七打線的兩端分別電性連接至該晶片的該第六焊墊與該封裝的該第二高阻抗導線的第二端;以及其中該第八打線的兩端分別電性連接至該晶片的該第四焊墊與該封裝的該第二高阻抗導線的第二端。
  24. 如申請專利範圍第9項所述的積體電路,其中該第一焊墊與該第三焊墊被配置於該第二焊墊與該第四焊墊之間。
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