CN104952854A - 电子封装结构及其封装方法 - Google Patents

电子封装结构及其封装方法 Download PDF

Info

Publication number
CN104952854A
CN104952854A CN201510168662.4A CN201510168662A CN104952854A CN 104952854 A CN104952854 A CN 104952854A CN 201510168662 A CN201510168662 A CN 201510168662A CN 104952854 A CN104952854 A CN 104952854A
Authority
CN
China
Prior art keywords
flank section
substrate
electronic building
building brick
electron package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510168662.4A
Other languages
English (en)
Other versions
CN104952854B (zh
Inventor
吕保儒
江凯焩
陈大容
吴宗展
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Cyntec Co Ltd
Qiankun Science and Technology Co Ltd
Original Assignee
Qiankun Science and Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qiankun Science and Technology Co Ltd filed Critical Qiankun Science and Technology Co Ltd
Priority to CN201510168662.4A priority Critical patent/CN104952854B/zh
Publication of CN104952854A publication Critical patent/CN104952854A/zh
Application granted granted Critical
Publication of CN104952854B publication Critical patent/CN104952854B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Coils Or Transformers For Communication (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明公开了一种电子封装结构的封装方法其包含以下步骤：提供一基板；提供一电感模块；将电感模块接合于基板，藉以使电感模块与基板间界定出一空间；将一胶材填充于电感模块与基板所界定出的空间内，以形成一封装层。

Description

电子封装结构及其封装方法
本申请是申请号201010265449.2、申请日为2010年8月26日、发明名称为电子封装结构及其封装方法的分案申请。
技术领域
本发明涉及一种电子封装结构及其封装方法，尤其关于一种能够缩小其体积的电子封装结构及其封装方法。
背景技术
图1显示一现有技术的直流到直流转换器封装结构。如图1所示，该结构为美国专利6,212,086号所揭露的一个直流到直流转换器封装结构(DC-to-DCconverter package)。直流到直流转换器封装结构100包含一系统电路板120、一铜制基材110及多数的电子组件。系统电路板120安置在铜制基材110上面，因此铜制基材110能够在该装置的底部提供均匀的散热功能。该些电子组件包含有主变压器130、输出电感140、同步整流器150、输出电容器160、以及输入电容器170，这些电子组件安置在系统电路板120上面，并通过系统电路板120内部的电路布局互相耦接。一个独立的输出连接器设在系统电路板120右边，经由软性电路板耦接到系统电路板120。
发明内容
本发明一实施例的目的在于提供一种能够缩小其体积的电子封装结构及其封装方法。另一实施例的目的在于提供一种不需使用模具的电子封装结构及其封装方法。
依据本发明一实施例，提供一种电子封装结构的封装方法其包含以下步骤。提供一基板。提供一电感模块。将电感模块接合于基板，藉以使电感模块与基板间界定出一空间。将一胶材填充于电感模块与基板所界定出的空间内，以形成一封装层。在一实施例中，前述封装方法更包含以下步骤。将用以与基板的一电路电连接的一芯片模块接合于基板的本体部上。且前述形成一封装层的步骤包含使胶材包覆芯片模块。
在一实施例中，前述提供一基板的步骤包含：形成基板的一本体部；以及在本体部的至少一侧，形成基板的至少一第一连接部。前述提供一电感模块的步骤包含：形成电感模块的一电感组件；在电感组件的至少一侧，形成至少一侧翼部，并使至少一侧翼部突出于电感组件一表面。前述将电感模块接合于基板的步骤包含：使该至少一第一连接部接合于该至少一侧翼部，以将电感模块设于基板上，藉以使电感模块的电感组件及该至少一侧翼部、与基板的本体部间界定出该空间。
在一实施例中，前述提供一基板的步骤包含：形成基板的一本体部；以及在本体部的至少一侧，形成基板的至少一侧翼部，并使该至少一侧翼部突出于本体部一表面。前述提供一电感模块的步骤包含：形成电感模块的一电感组件；在电感组件的至少一侧，形成至少一第一连接部。前述将电感模块接合于基板的步骤包含：使该至少一第一连接部接合于该至少一侧翼部，以将电感模块设于基板上，藉以使电感模块的电感组件、与基板的本体部及该至少一侧翼部间界定出该空间。
依据本发明一实施例，提供一电子封装结构包含一基板一电感模块及一封装层。基板包含用以使电子封装结构运作的一电路。电感模块用以与基板配合藉以使电子封装结构运作，并与基板间界定一空间。封装层位于该空间。封装层由将一胶材填充于电感模块与基板所界定出的该空间内所形成。在一实施例中，电子封装结构更包含一芯片模块，设于基板上并用以与基板的电路电连接。封装层包覆芯片模块。在一实施例中，于基板及电感模块分别与封装层接触，且在基板及电感模块的接触区域中，封装层实质上填满基板及电感模块的该接触区域内的一粗糙结构。
在一实施例中，基板包含一本体部及至少一第一连接部。芯片模块设于本体部上。至少一第一连接部设于本体部的至少一侧。电感模块包含一电感组件及至少一侧翼部。至少一侧翼部设于电感组件的至少一侧并突出电感组件一表面。至少一侧翼部自电感组件朝基板的方向延伸，以使至少一侧翼部接合第一连接部。
在一实施例中，基板包含一本体部及至少一侧翼部。芯片模块设于本体部上。至少一侧翼部设于本体部的至少一侧，并突出电感组件一表面。电感模块包含电感组件及至少一第一连接部。至少一第一连接部设于电感组件的至少一侧。该至少一侧翼部自本体部朝电感模块的方向延伸，以使侧翼部接合第一连接部。
在一实施例中，电子封装结构适于被设在一电路板上，且芯片模块或电感模块系透过电路板与基板电连接。
依据本发明一实施例，提供一种电子封装结构其包含一电感模块及一封装层。电感模块包含一电感组件、一第一侧翼部、第二侧翼部及一封装层。第一侧翼部设于电感组件的一侧并突出电感组件一表面。第二侧翼部设于电感组件的另一侧并突出电感组件表面，藉以使该表面、第一侧翼部及第二侧翼部形成一空间。封装层位于该空间。封装层的宽度会实质上等于第一侧翼部及第二侧翼部间的距离。
在一实施例中，电子封装结构更包含一基板。基板包含用以使电子封装结构运作的一电路。电感模块与基板配合藉以使电子封装结构运作，并且电感模块的表面、第一侧翼部及第二侧翼部；与基板间界定该空间。在一实施例中，封装层由将一胶材填充于该空间内所形成。
在一实施例中，透过封装层隔离电感模块及设有芯片及导线，并使基板电连接电感模块，形成一堆叠结构。相较于现有技术一般组件直接与基板平面连接的方式，本实施例更能有效利用空间，能够缩小电子封装结构的体积。在一实施例中，利用电感模块与基板间界定出一空间作为模穴，以形成封装层，能够不需要额外模具，减少制造的成本，且容易进行变更设计。此外在一实施例中，电感模块能够罩住芯片，因此具有电磁干扰(EMI)抑制功能。
附图说明
图1显示一现有技术的直流到直流转换器封装结构；
图2A-2F显示依本发明一实施例的封装方法各步骤中电子封装结构的剖面示意图；
图3A-3E显示依本发明一实施例的封装方法各步骤中电子封装结构的剖面示意图；
图3F显示依本发明一实施例电子封装结构的立体示意图；
图4A为本发明一实施例的基板的俯视图；
图4B为本发明一实施例的电感模块的侧视图；
图5A显示依本发明一实施例电子封装结构的剖面示意图；
图5B为图5A的区域S的放大示意图；
图5C为以一模具形成封装层后再将基板及电感模块加以接合的实施例中，电感模块与封装层的一接触区域的放大示意图；
图6显示依本发明一实施例电子封装结构的剖面示意图；
图7显示一电子组合装置的示意图。
附图标号：100-直流到直流转换器封装结构；110-铜制基材；120-系统电路板；130-散热功能；140-输出电感；150-同步整流器；160-输出电容器；170-输入电容器；300-电子封装结构；310-基板；311-第一侧翼部；312-第二侧翼部；313-本体部；321-芯片；322-导线；323-接合层；330-封装层；340-电感模块；341-第一引脚；342-第二引脚；343-抗流圈；400-电子封装结构；410-基板；411-第一连接部；412-第二连接部；413-本体部；440-电感模块；441-第一侧翼部；442-第二侧翼部；443-抗流圈；44a-第三连接部；44b-第四连接部。
具体实施方式
本发明的其它目的和优点可以从本发明所揭露的技术特征中得到进一步的了解。为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举实施例并配合附图，作详细说明如下。
图2A-2F显示依本发明一实施例的封装方法各步骤中电子封装结构的剖面示意图。如图2A-2D所示，依据本发明一实施例电子封装结构的封装方法，包含以下步骤。
如图2A所示，步骤S02：提供一基板310。在一实施例中，步骤S02包含：形成基板310的一本体部313；以及在本体部313的至少一侧，形成基板310的至少一侧翼部，并使该至少一侧翼部突出于本体部313一表面。更具体而言，基板310包含一本体部313及设于本体部313两侧的一第一侧翼部311及一第二侧翼部312。在本说明书中，基板是指能够使电子封装结构于一系统中运作的载板，在基板中可以包含有一能够使电子封装结构运作的一电路，而“一组件电连接基板”的用语是指是该组件直接或间接地电连接基板的电路，以使该电子封装结构能够于一系统中运作。基板的制造及基板上电路的设计，是在本领域具有通常知识者所能加以完成，因此在本说明书不再详细说明。本发明并不特别限定基板的材质，依据不同的产品能够使用不同材质的基板，基板的材质可以为导线架(lead-frame)、印刷电路板(PCB)或陶瓷(ceramic)，或上述组件的组合等。当基板为导线架时，是本身为一导体形成一电路，而当基板为一印刷电路板或陶瓷时，在该基板中更设有一电路布局。在图2A实施例中，基板310为一导线架。
如图2B所示，步骤S04：将一芯片模块321接合于基板310的本体部313上(die bond)，芯片模块321用以与基板310电连接。在一实施例中利用一接合层314将芯片模块321接合于基板310的本体部313上。在一实施例中，步骤S04还可以更包含使至少一导线322电连接芯片模块321及基板310之间(wire bond)。
如图2C所示，步骤S06：弯折第一侧翼部311及第二侧翼部312，使第一侧翼部311及第二侧翼部312分别往远离本体部313的一表面的方向延伸，藉以使芯片模块321位于第一侧翼部311及第二侧翼部312之间。
如图2D所示，步骤S08：提供一电感模块340。电感模块340可以为一抗流圈(choke)模块，其界定出一第一凹槽351及一第二凹槽352并包含一抗流圈(choke)343及设于抗流圈343两侧的第一引脚341及第二引脚342。较佳的情况是，第一凹槽351及第二凹槽352的位置，分别对应第一侧翼部311及第二侧翼部312的位置。此外电感模块340还可以包含有其它用以与基板310配合使电子封装结构300运作的电子组件，而电感模块340透过该些电子组件与第一引脚341及第二引脚342电连接。电感模块340的设计为在本领域具有通常知识者所能完成，因此在本说明书不再详细说明。
如图2E所示，步骤S10：将电感模块340接合于基板310，藉以使电感模块340与基板310界定出一空间(或称为模穴)。在本实施例中，使第一侧翼部311及第二侧翼部312分别接合于第一凹槽351及一第二凹槽352。在一实施例中，第一侧翼部311的形状及大小与第一凹槽351的形状及大小互相配合，藉以将电感模块340定位于基板310上。在一实施例中，第二侧翼部312的形状及大小亦可以与第二凹槽352的形状及大小互相配合。应了解的是电感模块340与基板310的接合方式不限定于上述实施例，在一实施例中，第一侧翼部311及第二侧翼部312亦可以分别为一连接结构，而第一凹槽351及一第二凹槽352亦可以分别为另一连接结构，该连接结构与该另一连接结构能够互相配合，藉以将电感模块340接合于基板310。该些连接结构是本领域具有通常知识者所能完成，因此在本说明书不再详细说明。
如图2F所示，步骤S12：将塑胶料填充于电感模块340与基板310所界定出的模穴内，并加以烘烤，形成一封装层330，以将芯片模块321及导线322加以封装。最后更再进行切割等程序形成单一的电子封装结构300。
如图2F所示，依本发明一实施例，电子封装结构300包含一基板310、一芯片模块321、至少一导线322、一封装层330及一电感模块340。基板310包含一本体部313及设于本体部313两侧的一第一侧翼部311及一第二侧翼部312。芯片模块321设于基板310的本体部313上，该些导线322电连接芯片模块321及基板310之间。封装层330设于基板310的本体部313上并覆盖芯片模块321及导线322。封装层330位于电感模块340及基板310所界定的空间内。且封装层330是由将一被热熔化的塑胶料填充于电感模块340与基板310所界定出的空间内并加以冷却所形成。电感模块340界定出一第一凹槽351及一第二凹槽352并包含一抗流圈343及设于抗流圈343两侧的第一引脚341及第二引脚342。基板310的第一侧翼部311及第二侧翼部312，朝电感模块340方向延伸至电感模块340的第一引脚341及第二引脚342，并分别电连接第一引脚341及第二引脚342。
在一实施例中，基板310的本体部313可以为印刷电路板或陶瓷，而第一侧翼部311及第二侧翼部312可以为设于本体部313两侧的导线架。依据此设计，即使克服以印刷电路板或陶瓷作为基板时无法弯折的问题。在本发明一实施例中，电子封装结构300可以为一个直流到直流转换器封装结构。
依据本实施例，相较于现有技术至少具有以下优点。
本实施例中，透过基板310的第一侧翼部311及第二侧翼部312电连接电感模块340的第一引脚341及第二引脚342，形成一堆叠结构。相较于图1的现有技术一般组件直接与基板平面连接的方式，本实施例更能有效利用空间，能够缩小电子封装结构300的体积。
图3A-3D显示依本发明一实施例的封装方法各步骤中电子封装结构的剖面示意图。如图3A-3D所示，依据本发明一实施例电子封装结构的封装方法，包含以下步骤。
如图3A所示，步骤S22：提供一基板410。在一实施例中，步骤S22包含：形成基板410的一本体部413；以及在本体部413的至少一侧，形成基板410的至少一连接部。因此，基板410包含一本体部413及设于本体部413两侧的一第一连接部411及一第二连接部412。在一实施例中，基板410中包含有能够使电子封装结构运作的一电路。本发明并不特别限定基板的材质，且基板的材质可以为导线架(lead-frame)、印刷电路板(PCB)或陶瓷(ceramic)等。图4A为本发明一实施例的基板的俯视图。如图4A所示，在一实施例中，第一连接部411及第二连接部412可以为基板410所界出的一开口或一缺口，且其形状不加以限定，此外在一实施例中亦可以为一凸块(未图示)。更具体而言，在一实施例中，基板410为一导线架，而步骤S22包含以下步骤。步骤S202：对导线架(lead-frame)半蚀刻。步骤S204：对导线架单面镀银。
如图3B所示，步骤S24：将一芯片模块321接合于基板410的本体部413上(die bond)，芯片模块321用以与基板410电连接。在一实施例中，步骤S24更包含使至少一导线322电连接芯片模块321及基板410之间(wire bond)。更具体而言，在一实施例中，步骤S24包含以下步骤。步骤S402：点胶，亦即将接合层414涂于基板410上，接合层414可以为导电胶或非导电胶。步骤S404：上片(Die Bond)，亦即将芯片模块321设于接合层414上。步骤S406：打线，亦即使导线322连接芯片模块321与导线架(Au Wire Bond)。
如图3C所示，步骤S26：提供一电感模块440。在一实施例中，步骤S26包含：形成电感模块400的一电感组件；以及在电感组件的至少一侧，形成至少一侧翼部，并使该至少一侧翼部突出于该电感组件一表面。更具体而言，电感模块440可以为一抗流圈(choke)模块，其包含一为电感组件的抗流圈(choke)443及一第一侧翼部441及一第二侧翼部442。第一侧翼部441及第二侧翼部442分别设于抗流圈443的两侧，突出于抗流圈443底部表面并朝远离抗流圈443底部方向延伸，且其自由端上形成一第三连接部44a及一第四连接部44b。第三连接部44a的形状与第一连接部411的形状互相配合，第四连接部44b的形状与第二连接部412的形状互相配合，藉以使第三连接部44a具备与第一连接部411接合的功能，第四连接部44b具备与第二连接部412接合的功能。图4B为本发明一实施例的电感模块440的侧视图。如图4B所示，在本实施例中，第三连接部44a(及第四连接部44b)可以为一凸块，在一实施例中其亦可以为一开口或一缺口。此外电感模块440还可以包含有其它用以与基板410配合使电子封装结构400运作的电子组件，而电感模块440透过该些电子组件与基板410电连接，藉以使电子封装结构400能够运作。电感模块440的设计为在本领域具有通常知识者所能完成，因此在本说明书不再详细说明。
如图3D所示，步骤S28：使第三连接部44a接合于第一连接部411接合，第四连接部44b接合于第二连接部412，以将电感模块440设于基板410上，电感模块440与基板410间界定出一空间，更具体而言抗流圈(choke)443、第一侧翼部441、第二侧翼部442及本体部413界定出此空间(或称为模穴)。此外，可以更外加熔接材料，利用金属熔接方式，将第三连接部44a与第一连接部411的接合处加以熔接，将第四连接部44b与第二连接部412的接合处加以熔接，以更进一步强化第三及四连接部44a及44b与第一及二连接部411及412间的接合强度，使电感模块440能够稳固地电连接于基板410。熔接材料可以再添加有辅助材料，而辅力材料可为导体或非导体。
如图3E所示，步骤S30：将一胶材填充于电感模块440与基板410所界定出的空间内，以形成一封装层330。在一实施例中，将一被热熔化的塑胶料填充于电感模块440与基板410所界定出的模穴内，并加以烘烤及冷却，形成一封装层330，以将芯片模块321及导线322加以封装。最后更再进行切割等程序形成单一的电子封装结构300。在本实施例中，如图3F所示(将于后述)，第一侧翼部441及第二侧翼部442分别形成一平面，或形成一面墙。电感模块440定位于基板410后，由电感模块440的抗流圈(choke)443、第一侧翼部441及第二侧翼部442与基板410会定义出一空间，在该空间两端形成有开口。点胶装置可以从开口将塑胶料注入该空间内。由于第一侧翼部441及第二侧翼部442会挡住塑胶料的流动，当塑胶料固化封装层330形成后，封装层330的宽度会实质上等于第一侧翼部441及第二侧翼部442间的距离。
图3F显示依本发明一实施例电子封装结构的立体示意图。在图3F中为清楚电子封装结构的内部结构而未图示封装层。如图3E及3F所示，依本发明一实施例，电子封装结构400包含一基板410、一芯片模块321、至少一导线322、一封装层330及一电感模块440。基板410包含一本体部413及设于本体部413两侧的一第一连接部411及一第二连接部412。在本实施例中，第一连接部411及第二连接部412可以为基板410所界出的一开口或一缺口。芯片模块321设于基板410的本体部413上，该些导线322电连接芯片模块321及基板410之间。电感模块440可以为一抗流圈(choke)模块，其包含一抗流圈(choke)443及一第一侧翼部441及一第二侧翼部442。第一侧翼部441及第二侧翼部442分别设于抗流圈443的两侧，突出于抗流圈443底部并朝基板410方向延伸，且其自由端上形成一第三连接部44a及一第四连接部44b。利用金属熔接方式，使第三连接部44a熔接于第一连接部411，第四连接部44b熔接于第二连接部412，以将电感模块440设于基板410上，电感模块440与基板410间界定出一空间。封装层330设于电感模块440与基板410间界定出的空间并覆盖芯片模块321及导线322。且封装层330由将一被热熔化的塑胶料填充于电感模块440与基板410所界定出的空间内并加以冷却所形成。
依据本实施例，相较于上述实施例至少具有以下优点其一：
1、如图3E所示，由于第一侧翼部441及第二侧翼部442自抗流圈443向基板410的本体部413延伸，电感模块440能够罩住芯片模块321，因此能够具有电磁干扰(EMI)抑制功能。
2、芯片模块321所产生的热，除了能够从基板410背面散热外，还能够从基板410透过第一侧翼部441及第二侧翼部442传导至抗流圈443，并从电感模块440散热，具有较佳的散热效果。
3、利用电感模块440与基板410间界定出一模穴，因此不需要额外模具，减少制造的成本，且容易进行变更设计。
此外，在一实施例中，图2F及图3E的电子封装结构300还能够具有以下的优点。在以一模具形成封装层后再将基板及电感模块加以接合的实施例中，因制造工艺限制于导线至封装层间的距离H需预留一足够放置模具的距离、以及放置模具时所需的误差距离，且需要对模具进行精确的对位。然而依据图2F的实施例，第一侧翼部311的形状及大小与第一凹槽351的形状及大小互相配合及/或第二侧翼部312的形状及大小亦可以与第二凹槽352的形状及大小互相配合；依据图3E的实施例，由于第三连接部44a的形状与第一连接部411的形状互相配合，第四连接部44b的形状与第二连接部412的形状互相配合，当第三及四连接部44a及44b与第一及二连接部411及412间互相接合后，即可达到定位功能，因此简化使用模具时需要精准定位的程序。还可以缩小导线至封装层间的距离H，因此能够更进一步缩小电子封装结构的体积。
图5A显示依本发明一实施例电子封装结构的剖面示意图。图5A实施例电子封装结构400a相似于图3E实施例电子封装结构400，因此相同的组件使用相同的符号，并省略其详细说明。在一实施例中，本体部413除了设有一芯片模块321外，还可以设置其它的电子组件，用以使电子封装结构400a具有各种不同的功能。如图5A所示，在本体部413上还设置有一电阻325、一电容326以及一MOS晶体管327。
此外，在本实施例中，且封装层330是由将一被热熔化的塑胶料填充于电感模块440与基板410所界定出的空间内并加以冷却所形成。且于基板410及电感模块440分别与封装层330接触且在基板410及电感模块440的接触区域中，封装层330实质上填满基板410及电感模块440的该接触区域内的一粗糙结构。如图5A所示的区域S，区域S为电感模块440的侧翼板442与封装层330间的接触区域。图5B为图5A的区域S的放大示意图。在微观下，电感模块440的侧翼板442与封装层330间的接触区域S内，侧翼板442的表面会形成有一粗糙结构。当封装层330是由将一被热熔化的塑胶料填充于电感模块440与基板410所界定出的空间内并加以冷却所形成时，封装层330会实质上填满接触区域S内的一粗糙结构。图5C为以一模具形成封装层后再将基板及电感模块加以接合的实施例中，电感模块与封装层的一接触区域的放大示意图。如图5C所示，依据以一模具形成封装层后再将基板及电感模块加以接合的实施例，在微观下，电感模块440与封装层330间的接触区域A内，封装层330的边界L，仅会接触会电感模块的接触区域A内的一粗糙结构，而不会填满接触区域A内的粗糙结构。
图6显示依本发明一实施例电子封装结构的剖面示意图。图6实施例电子封装结构400b相似于图5实施例电子封装结构400a，因此相同的组件使用相同的符号，并省略其详细说明。如先前所述，本发明不限定基板410的材质，基板410的材质可以为导线架(lead-frame)、印刷电路板(PCB)或陶瓷(ceramic)等。在本实施例中，基板410采用复合的材质，其本体部413包含有一印刷电路板31、一第一导线架32、一第二导线架33、一第四导线架34。能够将较复杂的电路设置于印刷电路板31，且使印刷电路板31产生较多接脚用以与芯片模块321电连接，最后将印刷电路板31设置于第一导线架32上。第一导线架32的散热功能优于印刷电路板31，因此依据电子封装结构400b的设计，能够包含较复杂的电路，同时还能具有较佳的散热效果。
图7显示一电子组合装置(electrical assembly)的示意图，此电子组合装置包含有安装于一电路板上的依本发明一实施例电子封装结构。如图7所示，电子组合装置500包含一电路板510及图3E实施例的电子封装结构400。电路板510包含有一电路。电子封装结构400设于电路板510上，以形成另一形态的电子组合装置。在本实施例中，芯片模块321或电感模块440可以不直接电连接至基板410，而是透过电路板510的电路再间接地电连接基板410。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求范围所界定者为准。另外，本发明的任一实施例或申请专利范围不须达成本发明所揭露的全部目的或优点或特点。此外，摘要部分和标题仅是用来辅助专利文件搜寻之用，并非用来限制本发明的权利范围。

Claims (30)

1.一种电感组件，其特征在于，所述电感组件包含：
一磁性本体，具有一上表面与一下表面，该下表面具有一第一突出部与一第二突出部，其中，一第一电极设置在该第一突出部的顶表面上以及一第二电极设置在该第二突出部的顶表面上；以及
一线圈，设置在该磁性本体内并具有一第一端部与一第二端部；
其中，所述第一电极和所述第二电极分别电性连接至所述线圈的第一端部与第二端部，所述第一突出部，所述第二突出部与所述磁性本体的下表面形成一空间以容纳至少一电子组件。
2.如权利要求1所述的电感组件，其特征在于，所述电感组件为一抗流圈。
3.如权利要求1所述的电感组件，其特征在于，所述电感组件为包括一抗流圈的模块。
4.如权利要求1所述的电感组件，其特征在于，所述电感组件是包括一电感器的模块。
5.如权利要求1所述的电感组件，其特征在于，每个所述第一突出部与所述第二突出部的外侧壁分别从所述磁性体的一相应的侧壁延伸。
6.如权利要求1所述的电感组件，其特征在于，所述第一电极为一由所述第一突出部延伸并电性连接至所述线圈的第一端部的金属接脚。
7.如权利要求1所述的电感组件，其特征在于，所述第二电极为一由所述第二突出部延伸并电性连接至所述线圈的第二端部的金属接脚。
8.一种抗流圈，其特征在于，所述抗流圈包含：
一磁性本体，具有一上表面与一下表面，该下表面具有一第一突出部与一第二突出部，其中，一第一电极设置在该第一突出部的顶表面上以及一第二电极设置在该第二突出部的顶表面上；以及
一线圈，设置在该磁性本体内并具有一第一端部与一第二端部；
其中，所述第一电极和所述第二电极分别电性连接至所述线圈的第一端部与第二端部，所述第一突出部，所述第二突出部与所述磁性本体的下表面形成一空间以容纳至少一电子组件。
9.如权利要求8所述的抗流圈，其特征在于，每个所述第一突出部与所述第二突出部的外侧壁分别从所述磁性体的一相应的侧壁延伸。
10.一种电子封装结构，其特征在于，包含：
一基板，至少一电子组件设置于所述基板上，所述基板具有至少一贯穿开口；
一第一侧翼部与一第二侧翼部，所述第一侧翼部与第二侧翼部分别具有第一端部与第二端部；
一电子组件，所述电子组件的底面分别与第一侧翼部与第二侧翼部的第一端部接合，其中，所述基板分别与第一侧翼部与第二侧翼部的第二端部接合，藉以使所述电子组件的底面、第一侧翼部以及第二侧翼部与所述基板形成一空间以容纳所述至少一电子组件；以及
一封装层，填充于所述空间内以包覆所述所述至少一电子组件并延伸至所述基板的所述至少一贯穿开口内。
11.如权利要求10所述的一种电子封装结构，其特征在于，所述胶材接触所述电子组件的底面、第一侧翼部、第二侧翼部以及所述基板以形成所述封装层，所述封装层实质上填满所述电路基板及所述电子组件相接触的区域中的一粗糙结构。
12.如权利要求10所述的电子封装结构，其特征在于，所述电子组件为一抗流圈。
13.如权利要求10所述的电子封装结构，其特征在于，所述电子组件为包括一抗流圈的模块。
14.如权利要求10所述的电子封装结构，其特征在于，所述电子组件是包括一电感器的模块。
15.如权利要求10所述的电子封装结构，其特征在于，所述第一侧翼部以及第二侧翼部分别从所述电子组件的一相应的侧壁延伸。
16.如权利要求10所述的一种电子封装结构的封装方法，其特征在于，所述基板为导线架、印刷电路板或陶瓷。
17.一种电子封装结构，其特征在于，包含：
一基板，至少一电子组件设置于所述基板上，所述基板具有至少一贯穿开口；
一抗流圈，所述抗流圈的底面分别具有一第一侧翼部与第二侧翼部，其中，所述抗流圈接合于所述基板，藉以使所述电子组件的底面、第一侧翼部以及第二侧翼部与所述基板形成一空间以容纳所述至少一电子组件；以及
一封装层，填充于所述空间内以包覆所述所述至少一电子组件并延伸至所述基板的所述至少一贯穿开口内。
18.如权利要求17所述的电子封装结构，其特征在于，所述第一侧翼部以及第二侧翼部分别从所述抗流圈的一相应的侧壁延伸。
19.如权利要求17所述的电子封装结构，其特征在于，所述基板为导线架。
20.如权利要求17所述的电子封装结构，其特征在于，所述基板为印刷电路板或陶瓷。
21.一种电子封装结构，其特征在于，包含：
多个导线架，其中，至少一第一电子组件设置于所述多个导线架上，所述多个导线架之间具有至少一间隙；
一第一侧翼部与一第二侧翼部，所述第一侧翼部与第二侧翼部分别具有第一端部与第二端部；
一电子组件，所述电子组件的底面分别与第一侧翼部与第二侧翼部的第一端部接合，其中，所述多个导线架分别与第一侧翼部与第二侧翼部的第二端部接合，藉以使所述电子组件的底面、第一侧翼部以及第二侧翼部与所述多个导线架形成一空间以容纳所述至少一电子组件；以及
一封装层，填充于所述空间内以包覆所述所述至少一电子组件并延伸至所述至少一间隙内。
22.如权利要求21所述的电子封装结构，其特征在于，所述第一侧翼部以及第二侧翼部分别从所述抗流圈的一相应的侧壁延伸。
23.如权利要求21所述的电子封装结构，其特征在于，所述多个导线架包含第一导线架，第二导线架及第三导线架，其中，至少一电子组件设置于所述每一个导线架上，所述第一导线架与所述第二导线架具有一第一间隙，所述第二导线架与所述第三导线架具有一第二间隙，其中，所述封装层，延伸至所述第一间隙与第二间隙内。
24.一种电子封装结构的封装方法，其特征在于，所述封装方法包含：
提供一基板，至少一电子组件设置于所述基板上，所述基板具有至少一贯穿开口；
提供一电子组件，所述电子组件的底面分别具有一第一侧翼部与第二侧翼部；
将所述电子组件接合于所述基板，藉以使所述电子组件的底面、第一侧翼部以及第二侧翼部与所述基板形成一空间以容纳所述至少一电子组件；以及
从所述至少一贯穿开口将一胶材填充于所述空间内，使所述胶材包覆所述至少一电子组件以形成一封装层。
25.如权利要求24所述的一种电子封装结构的封装方法，其特征在于，所述基板为导线架、印刷电路板或陶瓷。
26.如权利要求24所述的一种电子封装结构的封装方法，其特征在于，所述胶材接触所述电子组件的底面、第一侧翼部、第二侧翼部以及所述基板以形成所述封装层，所述封装层实质上填满所述基板及所述电子组件的接触区域中的一粗糙结构。
27.如权利要求24所述的一种电子封装结构的封装方法，其特征在于，所述电子组件为一抗流圈。
28.如权利要求24所述的一种电子封装结构的封装方法，其特征在于，所述电子组件为包括一抗流圈的模块。
29.如权利要求24所述的一种电子封装结构的封装方法，其特征在于，所述电子组件是包括一电感器的模块。
30.如权利要求27所述的一种电子封装结构的封装方法，其特征在于，所述第一侧翼部以及第二侧翼部分别从所述抗流圈的一相应的侧壁延伸。
CN201510168662.4A 2010-08-26 2010-08-26 电子封装结构及其封装方法 Active CN104952854B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510168662.4A CN104952854B (zh) 2010-08-26 2010-08-26 电子封装结构及其封装方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201010265449.2A CN102376594B (zh) 2010-08-26 2010-08-26 电子封装结构及其封装方法
CN201510168662.4A CN104952854B (zh) 2010-08-26 2010-08-26 电子封装结构及其封装方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201010265449.2A Division CN102376594B (zh) 2010-08-26 2010-08-26 电子封装结构及其封装方法

Publications (2)

Publication Number Publication Date
CN104952854A true CN104952854A (zh) 2015-09-30
CN104952854B CN104952854B (zh) 2018-07-17

Family

ID=45794996

Family Applications (3)

Application Number Title Priority Date Filing Date
CN201010265449.2A Active CN102376594B (zh) 2010-08-26 2010-08-26 电子封装结构及其封装方法
CN201510168652.0A Active CN104934188B (zh) 2010-08-26 2010-08-26 电子封装结构及其封装方法
CN201510168662.4A Active CN104952854B (zh) 2010-08-26 2010-08-26 电子封装结构及其封装方法

Family Applications Before (2)

Application Number Title Priority Date Filing Date
CN201010265449.2A Active CN102376594B (zh) 2010-08-26 2010-08-26 电子封装结构及其封装方法
CN201510168652.0A Active CN104934188B (zh) 2010-08-26 2010-08-26 电子封装结构及其封装方法

Country Status (1)

Country Link
CN (3) CN102376594B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112990413A (zh) * 2021-03-09 2021-06-18 深圳源明杰科技股份有限公司 线圈点胶方法、装置、设备与计算机可读存储介质

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102969292B (zh) * 2012-11-08 2015-08-19 华为技术有限公司 集成电源模块
EP3364429B1 (en) * 2017-02-16 2019-08-14 Mitsubishi Electric R&D Centre Europe B.V. Inductive assembly
CN107808879A (zh) * 2017-11-20 2018-03-16 深圳顺络电子股份有限公司 一种开关电源模组及其封装方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6048755A (en) * 1998-11-12 2000-04-11 Micron Technology, Inc. Method for fabricating BGA package using substrate with patterned solder mask open in die attach area
JP2000340687A (ja) * 1999-05-27 2000-12-08 Kyocera Corp 半導体素子収納用パッケージ
CN2459755Y (zh) * 2001-01-17 2001-11-14 邱雯雯 集成电路晶片的构装
CN1890801A (zh) * 2003-12-05 2007-01-03 松下电器产业株式会社 封装的电子元件、及电子元件封装的制造方法
CN101527292A (zh) * 2008-03-04 2009-09-09 南茂科技股份有限公司 芯片封装结构
CN101728364A (zh) * 2008-10-31 2010-06-09 日月光半导体制造股份有限公司 芯片封装体及制作方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6509530B2 (en) * 2001-06-22 2003-01-21 Intel Corporation Via intersect pad for electronic components and methods of manufacture
TW567601B (en) * 2002-10-18 2003-12-21 Siliconware Precision Industries Co Ltd Module device of stacked semiconductor package and method for fabricating the same
US6861288B2 (en) * 2003-01-23 2005-03-01 St Assembly Test Services, Ltd. Stacked semiconductor packages and method for the fabrication thereof
JP4186972B2 (ja) * 2005-09-28 2008-11-26 松下電器産業株式会社 基板間接続用シート状デバイスおよび接続構造体
JP4354472B2 (ja) * 2006-08-31 2009-10-28 Ｔｄｋ株式会社 電子部品モジュール
CN101165886B (zh) * 2006-10-20 2010-11-10 矽品精密工业股份有限公司 可供半导体器件堆栈其上的半导体封装件及其制法
CN101330075B (zh) * 2007-06-20 2010-06-02 乾坤科技股份有限公司 立体封装结构
CN101483381B (zh) * 2008-01-07 2012-11-07 台达电子工业股份有限公司 组装结构

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6048755A (en) * 1998-11-12 2000-04-11 Micron Technology, Inc. Method for fabricating BGA package using substrate with patterned solder mask open in die attach area
JP2000340687A (ja) * 1999-05-27 2000-12-08 Kyocera Corp 半導体素子収納用パッケージ
CN2459755Y (zh) * 2001-01-17 2001-11-14 邱雯雯 集成电路晶片的构装
CN1890801A (zh) * 2003-12-05 2007-01-03 松下电器产业株式会社 封装的电子元件、及电子元件封装的制造方法
CN101527292A (zh) * 2008-03-04 2009-09-09 南茂科技股份有限公司 芯片封装结构
CN101728364A (zh) * 2008-10-31 2010-06-09 日月光半导体制造股份有限公司 芯片封装体及制作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112990413A (zh) * 2021-03-09 2021-06-18 深圳源明杰科技股份有限公司 线圈点胶方法、装置、设备与计算机可读存储介质
CN112990413B (zh) * 2021-03-09 2023-07-25 深圳源明杰科技股份有限公司 线圈点胶方法、装置、设备与计算机可读存储介质

Also Published As

Publication number Publication date
CN104934188A (zh) 2015-09-23
CN104952854B (zh) 2018-07-17
CN102376594A (zh) 2012-03-14
CN104934188B (zh) 2018-04-10
CN102376594B (zh) 2015-05-20

Similar Documents

Publication Publication Date Title
US9734944B2 (en) Electronic package structure comprising a magnetic body and an inductive element and method for making the same
CN103151325B (zh) 半导体器件
US11615967B2 (en) Power module package and method of manufacturing the same
US9219041B2 (en) Electronic package for millimeter wave semiconductor dies
US20190157175A1 (en) Power module with lead component and manufacturing method thereof
CN101553918B (zh) 半导体结构以及组装方法
CN103370788B (zh) 半导体装置及其制造方法
US20120307541A1 (en) Power converter, semiconductor device, and method for manufacturing power converter
US9018741B2 (en) Semiconductor package and manufacturing method thereof
CN103887190B (zh) 组件端子周边内具有周边凹部的引线框架
CN103036421A (zh) 与构造为散热片的负载电感器垂直集成的dc/dc转换器
CN103681575A (zh) 无线多芯片模块以及用于制备集成电路以供倒装芯片组装在多芯片模块中的方法
CN102903693A (zh) 功率器件封装模块及其制造方法
CN108321129A (zh) 功率器件的封装方法及其封装模块、引线框架
CN103295979A (zh) 封装结构及其制造方法
CN104051363A (zh) 芯片封装和用于制造该芯片封装的方法
CN103050467A (zh) 封装结构及其制造方法
CN102376594B (zh) 电子封装结构及其封装方法
US9159676B2 (en) Semiconductor module
CN103579029A (zh) 封装结构及其制造方法
TW201240044A (en) Packaging substrate with well structure filled with insulator and manufacturing method
TW201804584A (zh) 雙側電子封裝件
JP7483595B2 (ja) 配線基板、電子装置及び配線基板の製造方法
CN104882386A (zh) 半导体器件格栅阵列封装
KR102617704B1 (ko) 파워 모듈 및 그의 패키징 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant