CN101165886B - 可供半导体器件堆栈其上的半导体封装件及其制法 - Google Patents

可供半导体器件堆栈其上的半导体封装件及其制法 Download PDF

Info

Publication number
CN101165886B
CN101165886B CN2006101371220A CN200610137122A CN101165886B CN 101165886 B CN101165886 B CN 101165886B CN 2006101371220 A CN2006101371220 A CN 2006101371220A CN 200610137122 A CN200610137122 A CN 200610137122A CN 101165886 B CN101165886 B CN 101165886B
Authority
CN
China
Prior art keywords
circuit board
electric connection
substrate
connection structure
layer circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2006101371220A
Other languages
English (en)
Other versions
CN101165886A (zh
Inventor
普翰屏
黄建屏
黄致明
王愉博
萧承旭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siliconware Precision Industries Co Ltd
Original Assignee
Siliconware Precision Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siliconware Precision Industries Co Ltd filed Critical Siliconware Precision Industries Co Ltd
Priority to CN2006101371220A priority Critical patent/CN101165886B/zh
Publication of CN101165886A publication Critical patent/CN101165886A/zh
Application granted granted Critical
Publication of CN101165886B publication Critical patent/CN101165886B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Wire Bonding (AREA)

Abstract

一种可供半导体器件堆栈其上的半导体封装件及其制法，是在一基板上接置并电性连接至少一半导体芯片，再将一由上层电路板与下层电路板构成的电性连接结构接置并电性连接至该基板上，并使该半导体芯片收纳在该电性连接结构内所形成的收纳空间中，然后，在该基板上形成一包覆该半导体芯片及电性连接结构的封装胶体，且在该封装胶体形成后，令该电性连接结构的上层电路板的布设有多个焊垫的顶面外露出该封装胶体，以供至少一半导体器件电性连接在该上层电路板形成堆栈结构。本发明中接置用的半导体器件的型式与输入/输出脚数不会受限，无需特殊模具即能制成，且封装胶体形成前无需回焊处理，而得降低不良品的成品产出率。

Description

可供半导体器件堆栈其上的半导体封装件及其制法
技术领域
本发明涉及一种半导体封装件，尤指一种球栅阵列(BGA，Ball GridAway)式半导体封装件。
背景技术
电子产品在小型化之余，仍要求性能与处理速度的提升。提升性能与处理速度的较佳方法，不外乎是增加半导体封装件中的芯片数量或尺寸，但供芯片接置的基板上所能使用的面积往往无法供多个芯片水平设置或较大尺寸的芯片的置放。故而，目前的发展乃着眼于多个芯片上下堆栈的堆栈式多芯片模块(Stakable multi-chip module)。
这种堆栈式多芯片模块的结构，如第5,222,014号美国专利所示，将一上层半导体封装件通过焊块(Solder Joints)或焊球(Solder Balls)叠接并电性连接至下层半导体封装件，以在基板的尺寸不变的情况下，通过堆栈的方式增加芯片的数量而达成提升模块的性能与处理速度的要求。然而，如图7所示，堆栈式多芯片模块7中的焊球72乃分别焊接至上层半导体封装件70的基板700的下表面700a上所布设的焊垫700b以及下层半导体封装件71的基板710的上表面710a上所布设的焊垫710b，使上层半导体封装件70与下层半导体封装件71间的电性连接关系会受到焊垫700b及710b的数量的影响。即，欲使上层半导体封装件70中的芯片701具较多的I/O连接点(I/O connections)，则须增加基板700的下表面700a上所布设的焊垫700b的数量，然而，增加了焊垫700b的数量，则会使下层半导体封装件71的封装胶体712的尺寸缩小，进而使封装胶体712所包覆的芯片711也须缩小，而限制住下层半导体封装件71的芯片711所能适用的型式；反之，若所要求的下层半导体封装件71的芯片711的尺寸较大，则会影响至基板700的下表面700a上所能布设的焊垫700b的数量，当焊垫700b的数量减少，代表提供予上层半导体封装件700的I/O连接点会减少，故会限制住封装件700适用型式。简言之，这种堆栈式多芯片模块7中的芯片的选用会受到焊垫数目及封装件型式的影响，导致其运用受到限制，而无法允符不同的需求。
此外，由于上层半导体封装件70与下层半导体封装件71通过焊球72电性连接，下层基板710的焊垫710b其大小不能太大，否则会限制形成的焊球高度H；即，焊球高度H有其特定限制，使下层半导体封装件71的封装体712的高度也受限，一般须在0.3mm以下，然而封装胶体712的高度限制会影响到用以电性连接芯片711至基板710的焊线713的焊线品质，导致下层半导体封装件71的信赖性不佳。故而，是种堆栈式多芯片模块7仍存在若干显著问题而亟待改良。
为解决上述问题，于是有第6,828,665号美国专利案(专利权人为本案的申请人)提出一种将具外露焊垫的电路板结合在封装胶体中的半导体封装件，使至少另一半导体封装件能通过焊球堆栈并电性连接至该具外露焊垫电路板的半导体封装件上。如图8所示，一顶面800具顶面焊垫801的电路板80通过多个颗焊球81焊接至一接置有芯片82的基板83上，而使该电路板80经由该焊球81电性连接至基板83，且使该芯片82位于电路板80与基板83间，然后，在该基板83上形成一包覆该芯片82、焊球81与电路板80的封装胶体84，但使该电路板80上的多个顶面焊垫801外露出该封装胶体84；因而，所形成的半导体封装件8能供底面上植设有焊球85′的另一半导体封装件8′堆栈在该电路板80的外露顶面800上，且因焊球85′焊接至该电路板80上的顶面焊垫801，使该另一半导体封装件8′能电性连接至位于其下方的半导体封装件8。
这种半导体封装件8中的芯片82与用以供另一半导体封装件8′堆栈其上的电路板80同时包覆于封装胶体84，故电路板80底面802上可供设置底面焊垫803的面积不会受到封装胶体84的干涉，使芯片82的尺寸或型式选用与底面焊垫803的布设(layout)具有比前述的第5,222,014号美国专利所揭示的构造更大的自由度，而能有效解决该第5,222,014号美国专利所存在的问题。然而，该半导体封装件8的芯片82在电路板80通过焊球81焊接至基板83上时未为封装胶体84所包覆，故在进行焊球81回焊(Reflow)至基板83时，其高温会影响电性连接芯片82至基板83的焊线86的品质，而其助焊剂(flux)会造成芯片82与基板83的污染，导致完成封装的半导体封装件8存在有品质及信赖性问题。
为解决前述使用焊球电性连接供堆栈另一封装件的电路板至基板上所产生的问题，第6,861,288号美国专利提出一种无需使用焊球以电性连接基板与供堆栈另一封装件的电路板的半导体封装件。如图9所示，该第6,861,288号美国专利所揭示的半导体封装件9使用一具有支撑脚901的金属承载件90架设在一基板91上，以承载一供堆栈另一封装件用的电路板92，使该电路板92支撑于接置在该基板91上的芯片93的上方，且该金属承载件90通过如导热胶(Thermally ConductiveGlue)或胶片(Film Adhesive)的分隔件(Spacer)94结合至芯片93，一封装胶体95还形成在该基板91上，以包覆该金属承载件90、电路板92、芯片93、分隔件94，但使该电路板92的部分顶面920外露出封装胶体95，而令形成在外露的部分顶面920上的焊垫921能与另一半导体封装件9’的焊球96’焊接，使另一半导体封装件9’能通过该焊球96’与该半导体封装件9电性连接。此外，该半导体封装件9的芯片93乃通过多个第一焊线97电性连接至基板91，而该电路板92则通过多个第二焊线98电性连接至基板91，且为包覆该第二焊线98，该封装胶体95的顶面950即须高于电路板92的外露顶面920，而在该外露顶面920上形成一凹穴951。
该半导体封装件9的电路板92虽无需通过焊球电性连接至基板91，然而，该电路板92须使用金属承载件90架设在芯片93的上方，不仅增加封装工艺的复杂性，且也导致成本的增加；同时，该电路板92与金属承载件90面与面(Surface-to-Surface)结合，金属承载件90与分隔件94面与面的结合，以及分隔件94与芯片93面与面结合，使该半导体封装件9存在多个面与面接触的界面(Interface)，导致该半导体封装件9在工艺的温度循环(Temperature Cycle)及制成后的工作状态中，易在界面处产生脱层现象(Delamination)，而造成产品的信赖性与品质问题；此外，为包覆线弧高度(Height of Wire Loop)高出电路板92的外露顶面920的第二焊线98，并使该电路板92上的焊垫921能外露出封装胶体95，如图10所示，用以形成封装胶体95的模具M须使用具突出部(Insertion)的上模M1，以具有形成能完整包覆第二焊线98而高出电路板92的外露顶面920的部分的封装胶体95，是种规格特殊的上模M1的使用，会增加制成该半导体封装件9的成本。
因而，如何提供一种得有效解决前揭问题的可供堆栈半导体器件的半导体封装件，成为一亟待完成的课题。
发明内容
本发明的主要目的即在于提供一种堆栈用的半导体器件的型式与I/O连接点数量不会受限的可供堆栈半导体器件的半导体封装件及其制法。
本发明的另一目的在提供一种封装胶体的大小不会影响所包覆的芯片型式及对应供堆栈用的半导体器件所需的I/O连接点数量的可供堆栈半导体器件的半导体封装件及其制法。
本发明的又一目的在提供一种封装胶体的高度不会受限于其所包覆的芯片的可供堆栈半导体器件的半导体封装件及其制法。
本发明的再一目的在提供一种供堆栈半导体器件用的电性连接结构无需通过焊球焊接至承载该电性连接结构的基板，而无因回焊作业导致芯片及基板受到污染的可供堆栈半导体器件的半导体封装件及其制法。
本发明的又一目的在提供一种无需使用金属承载件承载供堆栈半导体器件用的电性连接结构在芯片上的可供堆栈半导体器件的半导体封装件及其制法。
本发明的再一目的在提供一种无需使用特殊模具而不致增加制造成本的可供堆栈半导体器件的半导体封装件及其制法。
为达成前述及其它目的，本发明提供一种可供堆栈半导体器件的半导体封装件，包括一基板，具有多个第一焊垫及多个第二焊垫；至少一接置在该基板上的芯片；多个第一电性连接组件，用以电性连接该芯片至基板的多个第一焊垫；接置在该基板上的电性连接结构，其由上层电路板与电性连接至该上层电路板的下层电路板所构成，该上层电路板还具有多个焊垫，且该上层电路板通过该下层电路板的支撑而悬空在该芯片的之上方；多个第二电性连接组件，用以电性连接该下层电路板至该基板的多个第二焊垫，以使该电性连接结构电性连接至该基板；以及形成在该基板上的封装胶体，用以包覆该芯片、多个第一电性连接组件、多个第二电性连接组件及电性连接结构，但使该电性连接结构的上层电路板上的多个焊垫外露出该封装胶体，以供至少一半导体器件堆栈在该电性连接结构的上层电路板上，并通过该多个焊垫而与该半导体封装件电性连接。
该电性连接结构的上层电路板通过焊料焊接并电性连接至该下层电路板，使该焊料的回焊处理在该电性连接结构接置至基板上之前即完成，即该回焊作业是在形成电性连接结构时实施，且电性连接该电性连接结构至基板用的第二电性连接组件为焊线，故接置并电性连接该电性连接结构至基板的作业均无需回焊处理，因此无污染芯片与基板及影响第二电性连接组件的品质的问题。
该下层电路板的尺寸小于上层电路板，且以两片下层电路板接置在上层电路板底面相对的两侧上、或以四片下层电路板接置在上层电路板底面的四侧上，以在上层电路板的底面下方形成一由该上层电路板与下层电路板所定义出的收纳空间，以由该收纳空间收纳接置在基板上的芯片及用以电性连接该芯片与基板的第一电性连接组件。
该电性连接结构也可为成对的上层电路板错位叠接在下层电路板上的单元所构成，以进一步降低材料成本。
该第一电性连接组件可为焊线或焊块(solderbumps。)当第一电性连接组件为焊块时，该芯片即以覆晶方式(Flip Chip)方式与基板形成电性连接关系。
本发明所提供的可供堆栈半导体器件的半导体封装件的制法，包括下列步骤：制备一电性连接结构，该电性连接结构由上层电路板与电性连接至该上层电路板的下层电路板所构成，该下层电路板还形成有多个第三焊垫，该上层电路板也形成有多个第四焊垫，且位于该上层电路板的下方还由该上层电路板及下层电路板定义出一收纳空间；将该电性连接结构粘置在一接置有至少一芯片的基板上，并使该芯片收纳在该电性连接结构的收纳空间中，其中，该基板上形成有多个第一焊垫及多个第二焊垫，通过第一电性连接组件电性连接该芯片至基板上的第一焊垫，且通过多个第二电性连接组件电性连接该电性连接结构的第三焊垫至基板的第二焊垫，而使该电性连接结构及基板形成电性连接关系；以及，在该基板上形成一封装胶体，以包覆该芯片，多个第一电性连接组件、多个第二电性连接组件、及电性连接结构，但使该电性连接结构的上层电路板上的第四焊垫外露出该封装胶体，以供至少一半导体器件堆栈在该电性连接结构的上层电路板上，并通过该多个第四焊垫而与该半导体封装件电性连接。
本发明所提供的可供堆栈半导体器件的半导体封装件的制法的另一实施方式，是在前述的电性连接结构形成后，在该上层电路板形成有多个第四焊垫的表面上粘贴一胶片，以覆盖住该多个第四焊垫，以防止该多个第四焊垫在后续步骤中受到污染，而影响至该第四焊垫与半导体器件间的焊接品质。且在该封装胶体形成后，该胶片未被封装胶体所覆盖，将该胶片自电性连接结构的上层电路板上撕除，即能将该上层电路板上所形成的多个第四焊垫外露出封装胶体，而无需对上层电路板的外露顶面进行清洗的后处理。
由上可知，本发明的封装胶体的形成无需特殊模具的使用，仅以一般习用的模具即可，故在制造上无增加成本之虞。此外，该电性连接结构以焊线电性连接在基板上，且非以焊球电性连接基板，故无回焊处理的需要，而能提升本发明的半导体封装件的信赖性与品质。
附图说明
图1A是显示本发明第一实施例的半导体封装件的下视图；
图1B是显示相对图1A沿1B-1B线剖开的剖视图；
图2A至图2F是显示本发明第一实施例的半导体封装件的制法示意图；
图3是显示本发明第二实施例的半导体封装件的剖视图；
图4是显示本发明第三实施例的半导体封装件的剖视图；
图5是显示本发明第四实施例的半导体封装件的剖视图；
图6A至图6D是显示本发明第四实施例的半导体封装件的制造示意图；
图7是显示已知的堆栈式多芯片模块剖视图；
图8是显示第6,828,665号美国专利案所揭示的半导体封装件剖视图；
图9是显示第6,861,288号美国专利案所揭示的半导体封装件剖视图；以及
图10是显示第6,861,288号美国专利案中形成封装胶体的剖视图。
主要组件符号说明
1半导体封装件
10基板
11芯片
12电性连接结构
13封装胶体
102底面
102a焊球垫
104顶面
104a第一焊垫
104b第二焊垫
110电性连接垫
120下层电路板
120a下表面
120b上表面
120c第三焊垫
120d第四焊垫
120e电路
121上层电路板
121a下表面
121b上表面
121c焊垫
121d焊垫
121e侧边
121f电路
122收纳空间
130顶面
14焊球
15第一金线
16焊锡/焊块
17第二金线
18模具
18a下模
18b上模
3半导体封装件
30基板
304顶面
304a第一焊垫
31芯片
35焊块
4半导体封装件
42电性连接结构
42a，42b
420下层电路板
421上层电路板
421d焊垫
5半导体封装件
50基板
504顶面
51芯片
52电性连接结构
520下层电路板
521上层电路板
521b上表面
521d焊垫
522收纳空间
53封装胶体
530顶面
59胶片
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员由本说明书所揭示的之内容轻易地了解本发明的优点及功效。本发明也可通过其它不同的实施方式加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不背离本发明所揭示的精神下赋予不同的修饰与变更。
下述的实施例与配合的附图，为使本发明的特征及结构更为清晰易懂，仅说明并显示出与本发明直接关联者，其余部分则予以略除。
第一实施例
请参阅图1A和图1B，其显示了本发明第一实施例的半导体封装件1的下视图以及图1A沿1B-1B线剖开的剖视图。该半导体封装件1主要由基板10、粘置在基板10上的芯片11、接置在该基板10上的电性连接结构12以及形成在该基板10上并用以包覆该芯片11与电性连接结构12的封装胶体13所构成。
如图所示，该基板10为一球栅阵列式(Ball-Grid-Array Type)基板，即，该基板10的底面102上形成有多个成阵列方式设置的焊球垫(BallPads)102a，以供焊球14植接在该焊球垫102a上，以作为该半导体封装件1与如印刷电路板(Printed Circuit Board)的外界装置形成电性连接关系的介质。该焊球垫102a的形成及焊球垫102a与焊球14的焊接均与现有技术相同，故在此不予详述。该基板10的顶面104上位于供该芯片11粘置的芯片接置区(Die-Mount Area，其所在位置由图式能清楚得知，故不另予图号标示)外的区域上，分别形成有多个第一焊垫104a及多个第二焊垫104b，使其位置关为第一焊垫104a位于较接近芯片11处而第二焊垫104b则位于较远离芯片11处；更具体言之，该多个第一焊垫104a位于基板10的顶面104上为该电性连接结构12所覆盖的区域内，而该多个第二焊垫104b则位于基板10的顶面104上为该电性连接结构12所覆盖的区域外。
该芯片11通过已知的银胶(Silver Paste)或聚酰亚胺胶片(PolyimideFilm)粘固在基板10的顶面104上。该芯片11上还形成有多个电性连接垫(Conductive Pads)110，使多个第一金线15(Au wire)各能以其一端焊接至芯片11上的对应电性连接垫110，而另一端焊接至基板10上对应的第一焊垫104a，以电性连接该芯片11至基板10。
该电性连接结构12则由四片下层电路板120已及接置在该下层电路板120上的上层电路板121所构成。该下层电路板120的面积小于该上层电路板121，且该下层电路板120分别环接在上层电路板121的底面上，使各下层电路板120均突伸出上层电路板121的侧边121e，以在该电性连接结构12中形成出一收纳空间122，供该芯片11与第一金线15收纳在该收纳空间122内；即，该收纳空间122的大小须足以充分收纳该芯片11与第一金线15，令该第一金线15不致碰触至该电性连接结构12。各该下层电路板120具有一下表面120a及一相对的上表面120b，该上表面120b上还形成有多个第三焊垫120c及多个与该第三焊垫120c电性连接的第四焊垫120d；该第三焊垫120c位于该下层电路板120的上表面120b被上层电路板121所覆盖之处，而第四焊垫120d则位于该下层电路板120的上表面120b未被上层电路板121覆盖之处上。同时，该电性连接结构12通过一般的胶粘剂以下层电路板120的下表面120a粘结至该基板10的顶面104上。
该上层电路板121具有下表面121a及相对的上表面121b，该下表面121a对应该下层电路板120的第三焊垫120c处还形成有多个焊垫121c，该上表面121b则形成有多个成阵列方式布设且与该焊垫121c电性连接的焊垫121d，使该焊垫120c与下层电路板120的对应第三焊垫120c间焊结有多个的焊锡(Solder Paste)或焊块(Solder Bump)16，以使该上层电路板121通过该焊锡或焊块16而电性连接至下层电路板120。该焊锡或焊块16的焊接可以使用已知的如表面粘着技术(SMT)等方式为的，且该下层电路板120及上层电路板121俱为常见的电路板，其制造方法与使用材料也与已知的无异，故在此不另为文赘述。同时，多个第二金线17分别端接至该下层电路板120的第四焊垫120d及基板10的顶面104上的第二焊垫104b，以使该电性连接结构12通过该多个第二金线17而电性连接至基板10。
该封装胶体13以已知的环氧树脂(Epoxy Resin)等高分子材料形成，其形成也以一般的模具(Mold)及模压工艺(Molding Process)为之。该封装胶体13形成在基板10上后，将该上层电路板121的上表面121b外露出且使该上层电路板121的上表面121b与封装胶体13的顶面130齐平，以令本发明的半导体封装件1能通过该上表面121b上的焊垫121d与另一半导体封装(未图标)电性连接，而使另一半导体封装件叠接至本发明的半导体封装件1之上。由于该外露的上层电路板121的上表面121b乃与封装胶体13的顶面130齐平，故在模压工艺中使用一般的模具(即模具的模穴(Mold Cavity)为平顶(Flat Top)者)即可，而无需如前述的第6,861,288号美国专利所揭示的器件须使用特殊模具(Insert Mold)来形成封装胶体，因此，本发明的封装胶体13的形成无增加成本之虞。
并且，该用以与如另一半导体封装件的外界装置电性连接的电性连接结构12通过第二金线17电性连接至基板10，且上层电路板121与下层电路板120的焊接在该电性连接结构12通过粘着剂粘结至基板10上之前即已完成，故无前述第6,828,665号美国专利所揭示的器件将电路板通过焊球电性连接至基板上时，会在回焊作业中造成焊线品质受影响及芯片与基板受污染等问题。该电性连接结构12也直接粘设在基板10上而未与芯片11接触，因而，不会有前述的第6,861,288号美国专利所揭示的器件须使用金属承载件支撑与叠接用的另一半导体器件电性连接的电路板，而造成粘结界面过多而易产生脱层(Delamination)、成本增加及工艺复杂化等问题。
此外，该芯片11及第一金线15乃收纳在该电性连接结构12中所形成的收纳空间122内，且无需先以封装胶体予以包覆，故不会有前述的第5,222,014号美国专利所揭示的下层半导体封装件会受限下层半导体封装件上的封装胶体尺寸而影响到基板上可提供与上层半导体封装件电性连接用的焊垫数目的问题；同时，因本发明第一实施例的半导体封装件1的与另一半导体封装叠接用的焊垫数目不会受到封装胶体的影响，所以，该芯片11的型式与尺寸及与之叠接的另一半导体封装件的型式与尺寸即不会受限，而提供本发明在选用上比前述现有技术具有更大的弹性、变化性与组合性。此外，本发明的半导体封装件1通过外露出封装胶体13的上层电路板121的上表面121b与另一叠接其上半导体封装件电性连接，而非如前述第5,222,014号美国专利所揭示的上层半导体封装件通过焊球电性连接至下层半导体封装件，使焊球的高度会限制下层半导体封装件的封装胶体的高度，而该下层半导体封装件的高度受限，即会限制住下层半导体封装件所能选用的芯片的型式与尺寸，并也会影响至焊线的品质。即，本发明所提供的结构确能解决该第5,222,014号美国专利所存在的问题。
本发明第一实施例的半导体封装件1的制法，则配合图2A至图2F详述如后。
如图2A所示，分别制备下层电路板120及上层电路板121，使该下层电路板120的上表面120b上形成有二行相对应的多个第三焊垫120c及第四焊垫120d，且该第三焊垫120c通过电路120e电性连接至对应的第四焊垫120d，而该上层电路板121则在其下表面121a的预设位置上形成有多个焊垫121c，以及在其上表面121b上形成有多个成阵列方式布设的焊垫121d，并使该上表面121b上的焊垫121d通过电路121f电性连接至位于下表面121a上的焊垫121c。该下层电路板120的尺寸宜小于上层电路板121，且该上层电路板121及下层电路板120可个别形成，或以阵列方式一体形成为一块电路板片，视尺寸的需求而定，并无特定限制。但在此说明书中为求简易明了及图式简洁，故未显示电路板片的型态。
如图2B所示，以表面粘着技术将多个焊锡16焊接在多片上层电路板121的下表面121a上的焊垫121c及下层电路板120的上表面120b上的第三焊垫120c间，并予以回焊(Reflow)处理，以使该上层电路板121通过焊锡16电性连接至下层电路板120，而形成一电性连接结构12。该下层电路板120通过焊锡16连接至该上层电路板121方式，使下层电路板120的上表面120b形成有第三焊垫120c的部分被该上层电路板121所覆盖，而形成有第四焊垫120d的部分则外露出该上层电路板121，即该下层电路板120的上表面120b形成有第四焊垫120d的部分自该上层电路板121的侧边121e向外延伸出，而使两相对的下层电路板120间形成一预设的间隙，以在该电性连接结构12中形成出一收纳空间122。上述的多片下层电路板120的“多”可为二或四，当其为二片下层电路板120与上层电路板121的结合时，如图2C所示；而当其为四片下层电路板120与上层电路板的结合时，则如图2D所示。即，该下层电路板120用以与上层电路板121结合的数量视需要而定，但须知该下层电路板120的使用数量也不限于本实施例所揭示的，其它能产生相似效果的数量变化也适用。
如图2E所示，将该电性连接结构12以已知的粘着剂粘结至一基板10的顶面104上。该基板10的顶面104上预粘设有一芯片11，且形成有位于该芯片11的粘设区域外的多个第一焊垫104a及第二焊垫104b；而该芯片11上也形成有多个电性连接垫110，以通过多个分别端接至该电性连接垫110与基板10顶面104上的第一焊垫104a的第一金线15，以电性连接该芯片11与基板10。并且，通过多个第二金线17分别端接至下层电路板120上表面120b上的第四焊垫120d与基板10顶面104上的第二焊垫104b，使该电性连接结构12电性连接至该基板10。由于该电性连接结构12具有收纳空间122，故能在与基板10粘结后，使该芯片11与第一金线15均收纳在该收纳空间122中，且该收纳空间122的大小能充分至该第一金线15不会碰触至该电性连接结构12。因而，该芯片11及第一金线15由于无需先以封装胶体包覆，该电性连接结构12与基板10的粘结即不会受到封装胶体的影响，而提供芯片11的型式与尺寸在选用上的更大弹性，且因不用刻意降低第一金线15的线弧高度(Height of Wireloop)，故能维持第一金线15的焊接品质。
此外，该电性连接结构12的下层电路板120的下表面120a与基板10粘结的位置在该基板10的第一焊垫104a与第二焊垫104b间。由于该电性连接结构12通过其下层电路板120以粘接方式粘结在基板10上，并通过第二金线17电性连接至基板10，因而，并无使用焊球作为支撑与另一半导体封装件电性连接的堆栈用电路板的需要，故不会存在焊球高度限制住芯片的型式及尺寸与金线的线弧高度的问题，且也不会因须对焊球进行回焊处理而造成芯片与基板受污染的缺点。
再参照图2F，将该图2E所示的结构置于模具18的下模18a与上模18b间以进行模压作业，以便在该基板10的顶面104上形成一包覆该电性连接结构12、芯片11、第一金线15及第二金线17的封装胶体13，但使该电性连接结构12的上层电路板121的上表面121b外露出该封装胶体13，并令该上表面121b与封装胶体13的顶面130齐平，以使该上表面121b上的焊垫121d能电性连接堆栈在该上表面121b上的另一半导体封装件(未图标)。由于该上表面121b与封装胶体13的顶面130为其平面，故用于模压作业的模具18在模穴中无需采用突出设计(Insert Design)，而为一般的模具，故无增加成本之虞。
最后，将模具18脱模后，进行植球作业(Solder Ball Placement)，将多个焊球14植接至该基板10的底面102上成阵列方式布设的焊球垫102a，而完成本发明第一实施例的半导体封装件1，如图1B所示。
第二实施例
如图3所示，所显示者为本发明第二实施例的半导体封装件3的剖视图。该半导体封装件3与前述的第一实施例的半导体封装件1的结构大致相同，其不同处在于该半导体封装件3，如图所示，将芯片31以覆晶方式(Flip Chip)电性连接至基板30的顶面304上；该芯片31通过多个焊块(Solder Bumps)35焊接在基板30顶面304上所形成的多个对应的第一焊垫304a，由于焊块35焊设在芯片31与基板30间，故无以金线电性连接芯片至基板时，金线自芯片向外辐射伸出而会占据基板上的使用面积的情形，故此覆晶形式的结构能进一步缩小整体封装件的尺寸或增加基板上供布线(Layout)或利用的面积。
第三实施例
如图4所示，显示了本发明第三实施例的半导体封装件4的剖视图。该半导体封装件4的结构大致与前述的第一实施例的半导体封装件1相同，其不同处在于该半导体封装件4的电性连接结构42分为两对称的部分42a及42b，每一部分均由上层电路板421及下层电路板420所构成，此一结构特征在上层电路板421所提供的焊垫421d的数量能符合需求下，可减少上层电路板421的用料，而得降低整体的封装成本。
第四实施例
如图5所示，显示了本发明第四实施例的半导体封装件的剖视图。该第四实施例的半导体封装件5的结构大致与前述的第一实施例的半导体封装件1相同，其不同处在于该半导体封装件5的上层电路板521的上表面521b低于封装胶体53的顶面530，即，两者非共平面。该上层电路板521的上表面521b的低于封装胶体53的顶面530，因在封装工艺中，该上表面521b在模压作业完成前贴覆有一胶片(此工艺将详述于后)，以避免上表面521b上的焊垫521d在模压作业中遭受污染而影响其与另一堆栈其上的半导体封装件的电性连接或须后续清洗处理而导致成本的增加。
如图6A至6D所示，显示了本发明第四实施例的半导体封装件5的制造工艺，其中，与前述第一实施例的半导体封装1的制法的部分将予略除，以避免赘述。
如图6A所示，制备一由下层电路板520与上层电路板521构成的电性连接结构52，还在该上层电路板521的上表面521b上贴覆一层胶片(Tape)59。
如图6B所示，将该电性连接结构52粘设在基板50的顶面504上，使粘置在该基板50上的芯片51能收纳于该电性连接结构52的收纳空间522中。
再参照图6C，进行模压作业(未显示出该模具，以简化说明与图式)以在该基板50上形成一包覆该芯片51及电性连接结构52的封装胶体53，但使该胶片59外露出该封装胶体53的顶面530。
最后，如图6D所示，将该胶片59自该电性连接结构52的上层电路板521的上表面521b上撕除，以使上表面521b上的多个焊垫521d外露于大气中，以供堆栈在该上层电路板521的上表面上的另一半导体封装件通过其与所形成的半导体封装件5电性连接。由于该胶片59在封装胶体53形成后方予撕除，故胶片59撕除后而外露出该封装胶体53的上表面521b会低于该封装胶体53的顶面530。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如后述的权利要求。

Claims (26)

1.一种可供堆栈半导体器件的半导体封装件，包括：
一基板，具有多个第一焊垫及第二焊垫；
至少一接置在该基板上的芯片；
多个第一电性连接组件，用以电性连接该芯片至基板的第一焊垫；
接置在该基板上的电性连接结构，由上层电路板与下层电路板所构成，该上层电路板与下层电路板形成有电性连接关系，且形成有一收纳空间以将该至少一芯片及多个第一电性连接组件收纳其中，并使该基板的多个第一焊垫位于基板被该电性连接结构所覆盖的区域内，而该多个第二焊垫位于基板被该电性连接结构所覆盖的区域外；
多个第二电性连接组件，用以电性连接在该电性连接结构的下层电路板及基板上的第二焊垫，而将该电性连接结构电性连接至基板；以及
形成在该基板上的封装胶体，用以包覆该至少一芯片、多个第一电性连接组件、电性连接结构与多个的第二电性连接组件，但使该电性连接结构的上层电路板的上表面外露出该封装胶体。
2.如权利要求1所述的半导体封装件，其中，该第一及第二电性连接组件为焊线。
3.如权利要求1所述的半导体封装件，其中，该第一电性连接组件为焊块而该第二电性连接组件为焊线。
4.如权利要求1所述的半导体封装件，其中，该上层电路板通过该下层电路板而支撑在基板上，使该至少一芯片及第一电性连接组件不致碰触至该电性连接结构。
5.如权利要求1所述的半导体封装件，其中，该电性连接结构由二对称的部分所构成，每一部分包括上层电路板及结合至该上层电路板下表面上的下层电路板。
6.如权利要求1所述的半导体封装件，其中，该电性连接结构由一片上层电路板及二片下层电路板所构成。
7.如权利要求1所述的半导体封装件，其中，该电性连接结构由一片上层电路板及四片下层电路板所构成。
8.如权利要求1所述的半导体封装件，其中，该电性连接结构通过其下层电路板的下表面以粘着剂粘接至该基板上。
9.如权利要求1所述的半导体封装件，其中，该电性连接结构通过焊块或焊锡电性连接该上层电路板与下层电路板。
10.如权利要求1所述的半导体封装件，其中，该下层电路板的上表面部分被该上层电路板所覆盖，而其余部分则外露出该上层电路板。
11.如权利要求10所述的半导体封装件，其中，该下层电路板的上表面被上层电路板所覆盖的部分形成有多个第三焊垫，该多个第三焊垫通过焊块或焊锡与该上层电路板焊接，而该下层电路板的上表面未被上层电路板所覆盖的部分则形成有多个第四焊垫，以与该第二电性连接组件焊接。
12.如权利要求1所述的半导体封装件，其中，该上层电路板的上表面上形成有多个呈阵列方式布设的焊垫，以供堆栈于上表面上的另一半导体器件与该焊垫电性连接。
13.如权利要求1所述的半导体封装件，其中，该上层电路板的上表面与封装胶体的顶面齐平。
14.如权利要求1所述的半导体封装件，其中，该上层电路板的上表面低于封装胶体的顶面。
15.如权利要求1所述的半导体封装件，还包括多个焊球焊植于该基板的底面上，以供该半导体封装件通过该多个焊球与外界器件电性连接。
16.一种可堆栈半导体器件的半导体封装件的制法，包括下列步骤：
制备一电性连接结构，该电性连接结构具有上层电路板及与该上层电路板电性连接的下层电路板，且位于该上层电路板的下方形成有一收纳空间；
将该电性连接结构粘接至一其上粘设有一至少一芯片的基板，该基板上形成有多个第一焊垫及多个第二焊垫，使该多个第一焊垫位于基板上被该电性连接结构所覆盖的区域内而该多个第二焊垫则位于基板上被该电性连接结构所覆盖的区域外，以供该芯片通过多个第一电性连接组件电性连接至基板上的第一焊垫；
通过多个第二电性连接组件电性连接该电性连接结构至该基板上的多个第二焊垫；以及
在该基板上形成用以包覆该至少一芯片、电性连接结构与多个第一及第二电性连接组件的封装胶体，但使该电性连接结构的上层电路板的上表面外露出该封装胶体。
17.如权利要求16所述的制法，其中，该电性连接结构通过下层电路板的下表面粘接至该基板上。
18.如权利要求16所述的制法，其中，该电性连接结构的上层电路板通过多个焊块或焊锡电性连接该下层电路板。
19.如权利要求16所述的制法，其中，该上层电路板通过下层电路板的支撑而悬空在该至少一芯片及第一电性连接组件上，使该至少一芯片及第一电性连接组件不致碰触至该电性连接结构。
20.如权利要求16所述的制法，其中，该电性连接结构还包括一贴覆在该上层电路板的上表面上的贴片。
21.如权利要求20所述的制法，在该封装胶体形成后，还包括一将该贴片自该上层电路板的上表面上撕除的步骤，以使该上层电路板的上表面外露出该封装胶体。
22.如权利要求21所述的制法，其中，该上层电路板的上表面低于该封装胶体的顶面。
23.如权利要求16所述的制法，其中，该上层电路板的上表面与该封装胶体的顶面齐平。
24.如权利要求16所述的制法，其中，该第一及第二电性连接组件为焊线。
25.如权利要求16所述的制法，其中，该第一电性连接组件是焊块而该第二电性连接组件为焊线。
26.如权利要求16所述的制法，其中，该电性连接结构件由二对称的部分所构成，每一该部分则具有上层电路板及与该上层电路板电性连接的下层电路板。
CN2006101371220A 2006-10-20 2006-10-20 可供半导体器件堆栈其上的半导体封装件及其制法 Active CN101165886B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2006101371220A CN101165886B (zh) 2006-10-20 2006-10-20 可供半导体器件堆栈其上的半导体封装件及其制法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2006101371220A CN101165886B (zh) 2006-10-20 2006-10-20 可供半导体器件堆栈其上的半导体封装件及其制法

Publications (2)

Publication Number Publication Date
CN101165886A CN101165886A (zh) 2008-04-23
CN101165886B true CN101165886B (zh) 2010-11-10

Family

ID=39334488

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006101371220A Active CN101165886B (zh) 2006-10-20 2006-10-20 可供半导体器件堆栈其上的半导体封装件及其制法

Country Status (1)

Country Link
CN (1) CN101165886B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102376594B (zh) * 2010-08-26 2015-05-20 乾坤科技股份有限公司 电子封装结构及其封装方法
TWI455266B (zh) * 2010-12-17 2014-10-01 矽品精密工業股份有限公司 具微機電元件之封裝結構及其製法
CN103367340B (zh) * 2012-04-06 2016-08-03 南亚科技股份有限公司 窗式球栅阵列封装结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5222014A (en) * 1992-03-02 1993-06-22 Motorola, Inc. Three-dimensional multi-chip pad array carrier
US6828665B2 (en) * 2002-10-18 2004-12-07 Siliconware Precision Industries Co., Ltd. Module device of stacked semiconductor packages and method for fabricating the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5222014A (en) * 1992-03-02 1993-06-22 Motorola, Inc. Three-dimensional multi-chip pad array carrier
US6828665B2 (en) * 2002-10-18 2004-12-07 Siliconware Precision Industries Co., Ltd. Module device of stacked semiconductor packages and method for fabricating the same

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开平10-56097A 1998.02.24

Also Published As

Publication number Publication date
CN101165886A (zh) 2008-04-23

Similar Documents

Publication Publication Date Title
CN109817769B (zh) 一种新型led芯片封装制作方法
CN104520987B (zh) 具有引线键合互连且基板少的堆叠封装
CN101431034B (zh) 用于多芯片平面封装的方法
CN103329263B (zh) 用于缩减多重堆栈的整体封装尺寸的针脚凸块堆栈设计
CN102456636B (zh) 嵌入式芯片的封装件的制造方法
CN104769713A (zh) 包括用于嵌入和/或隔开半导体裸芯的独立膜层的半导体器件
US7948079B2 (en) Method of manufacturing hybrid structure of multi-layer substrates and hybrid structure thereof
CN108695284A (zh) 包括纵向集成半导体封装体组的半导体设备
TW200818453A (en) Semiconductor package on which a semiconductor device is stacked and production method thereof
CN102376678B (zh) 芯片尺寸封装件的制法
CN105489565A (zh) 嵌埋元件的封装结构及其制法
CN101165886B (zh) 可供半导体器件堆栈其上的半导体封装件及其制法
US20030051903A1 (en) Retaining ring interconnect used for 3-D stacking
TWI234859B (en) Three-dimensional stacking packaging structure
CN101017785A (zh) 半导体堆栈结构及其制法
CN110299328A (zh) 一种堆叠封装器件及其封装方法
CN102376592B (zh) 芯片尺寸封装件及其制法
CN101211792A (zh) 半导体封装件及其制法与堆叠结构
CN101281894B (zh) 半导体组件承载结构及其叠接结构
CN104517895B (zh) 半导体封装件及其制法
CN203491244U (zh) 一种封装结构
CN103208467A (zh) 内嵌封装体的封装模块及其制造方法
CN113299564A (zh) 一种板级扇出柔性封装基板的封装结构及其制备方法
CN208674106U (zh) 半导体封装结构
CN103715107A (zh) 封装堆栈结构的制法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant