CN104952833B - 集成电路装置 - Google Patents

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Abstract

一种集成电路装置(200)包括基板和布置在基板顶上的法兰(206)。法兰包括配置为在基板上方突出的悬臂部分(208)。管芯(210)被布置在法兰顶上。第一输出端子(218)被布置在基板上。第一导线(216)配置为在管芯(210)和第一输出端子(218)之间提供电连接。第一导电构件(290)配置为在基板和管芯(210)之间提供至少一部分电流返回路径，并被布置为桥接在悬臂部分(208)和基板之间的间隙。第一导电构件(290)被布置在管芯(210)和第一输出端子(218)之间，配置为支持电流从基板流向法兰(206)的悬臂部分(208)。

Description

集成电路装置
技术领域
本公开涉及一种包括诸如晶体管和/或放大器等有源组件的集成电路装置，并涉及这种装置中电流返回路径的配置。
发明内容
本发明的第一方面提供了一种与基板一同使用的集成电路装置，包括：法兰，布置在基板顶上，所述法兰包括悬臂部分，配置为在所述基板上方突出；管芯，布置在所述法兰顶上；第一导线，配置为在管芯和布置在所述基板上的第一输出端子之间提供电连接；以及第一导电构件，配置为提供在所述基板和管芯之间的电流返回路径的至少一部分，并被布置为桥接所述悬臂部分和所述基板之间的间隙。
第一导电构件可以减小所述集成电路装置的电感，并可以提高集成电路装置的效率。第一导电构件可以减小集成电路装置的阻抗，并可以从而提高集成电路装置的效率。
这是有利的，因为所述导电构件可以帮助基板和法兰之间的电流流动，同时允许悬臂部分在装置和超模压塑料(OMP)封装之间提供机械锁定点。
基板可以包括热沉部分以及与热沉部分相邻的印刷电路板部分。法兰可以被布置在热沉部分的顶上，所述悬臂部分可以配置为在印刷电路板部分上方突出。第一导电构件可以配置为延伸通过印刷电路板部分到达悬臂部分。
备选地，法兰可以被布置在热沉部分的顶上，悬臂部分可以配置为在热沉部分上方突出。第一导电构件可以配置为在热沉部分和悬臂部分之间延伸。
悬臂部分可以包括与管芯相邻的近端、以及与第一输出端子相邻的远端，第一导电构件可以与悬臂部分的远端电耦接。
第一导电构件可以包括导电材料条，沿法兰的悬臂部分的远端延伸。
第一导电构件可以包括导电材料的多个管脚，沿法兰的悬臂部分的远端延伸。
第一导电构件可以包括具有缺口(indentation)的导电材料条。该有缺口的条可以沿法兰的悬臂部分的远端延伸。
导电材料可以包括金属。
集成电路装置还可以包括超模压塑料封装，配置为包封：法兰，包括法兰的悬臂部分；管芯；至少一部分第一导线；至少一部分第一导电构件。所述包封可以在超模压塑料封装和基板之间提供间隙。
对法兰进行包封可以有利地改善超模压塑料封装与集成电路装置其余部分的机械锁定。
集成电路装置还可以包括超模压塑料封装，配置为包封：法兰，包括法兰的悬臂部分；管芯；至少一部分第一导线；第一导电构件。所述包封可以在超模压塑料封装和基板之间提供直接接触。
集成电路装置还包括：第二导线，配置为在管芯和布置在所述基板上的第二输出端子之间提供单独的电连接，其中所述第二输出端子远离第一输出端子；第二导电构件，配置为提供在所述基板和管芯之间的第二电流返回路径的至少一部分，并被布置为桥接悬臂部分和基板之间的间隙。第一导电构件可以被布置在管芯和第一输出端子之间，可以配置为支持电流从所述基板流到所述法兰的悬臂部分，第二导电构件可以被布置在所述管芯和第二输出端子之间，可以配置为支持电流从所述基板流到所述法兰的悬臂部分。这可以是有利的，因为第一导电构件为第一导线提供高效的电流返回路径且第二导电构件可以为第二导线提供高效的电流返回路径。
集成电路装置还可以包括：第一有源组件，被布置在管芯上，配置为提供和/或接收来自第一导线的电信号；以及第二有源组件，被布置在管芯上，不同于所述第一有源组件，配置为提供和/或接收来自第二导线的电信号。
第一有源组件可以包括晶体管和/或放大器。第二有源组件可以包括晶体管和/或放大器。第一导电构件和第二导电构件可以配置为将第一有源组件与第二有源组件电隔离。将理解，第一有源组件和第二有源组件的电隔离不是绝对的。然而，电隔离的改善可以有利地提高所述装置的效率。
集成电路装置可以包括Doherty放大器。第一有源组件可以配置为包括峰值放大器。第二有源组件可以配置为包括主放大器。
提供了一种方形扁平无导线(QFN)的集成电路装置，包括本文所公开的任何集成电路装置。
可以提供一种包括本文所公开的任何集成电路装置的通信设备、射频设备、移动设备或基站设备。
可以提供一种集成电路封装，包括：第一方面的集成电路装置；第一导线，配置为与基板上的第一输出端子连接；以及第一导电构件，配置为从所述包封突出并且与基板上的电流返回端子连接。
电流返回端子可以包括延伸穿过所述基板的通孔。
附图说明
现参考附图详细描述本发明的示例，附图中：
图1示出了包括前向电流路径和返回电流路径的集成电路装置的一部分的横截面视图；
图2示出了具有缩短的返回电流路径的集成电路装置的一部分的横截面视图；
图3示出了具有备选缩短的返回电流路径的集成电路装置的一部分的横截面视图；
图4a示出了具有配置为缩短电流返回路径的固体金属条的集成电路装置的平面视图；
图4b示出了具有配置为缩短电流返回路径的多个金属管脚的集成电路装置的平面视图；
图4c示出了具有配置为缩短电流返回路径的齿状金属条的集成电路装置的平面视图；
图5a示出了具有针对两个单独组件配置的管芯的集成电路装置的平面视图；
图5b示出了包括在同一管芯上布置的两个单独放大器的集成电路装置的平面视图；
图5c示出了对图5b的集成电路装置的仿真的平面视图，示出了返回电流从第一放大器电路回流到第一放大器电路和第二放大器电路；
图6a示出了集成电路装置的平面视图，集成电路装置包括针对两个单独组件配置的管芯，且还包括配置为改善所述两个单独组件的电隔离的一对固体金属条；
图6b示出了集成电路装置的平面视图，集成电路装置包括在同一管芯上布置的两个单独放大器，且还包括配置为改善所述两个单独放大器的电隔离的一对固体金属条；
图6c示出了对图6b的集成电路装置的仿真的平面视图，示出了返回电流从第一放大器电路回流到第一放大器电路和第二放大器电路；
图7a示出了方形扁平无导线集成电路装置的平面视图，该集成电路装置结合了配置为改善电隔离的多个金属元件；
图7b示出了方形扁平无导线集成电路装置的横截面视图。
具体实施方式
集成电路装置可以包括布置在基板上的法兰以及布置在法兰上的管芯。集成电路的有源组件可以包括晶体管和/或放大器。有源组件可以被布置在所述管芯上。基板可以包括印刷电路板(PCB)部分和被布置为与PCB部分相邻的热沉部分。
法兰可以被布置在基板的热沉部分上，并且可以直接接触所述热沉部分。法兰可以具有悬臂部分，配置为在所述基板上方突出，使得在基板和悬臂部分之间形成间隙。悬臂部分可以在所述基板的的热沉部分的一部分上方突出，或悬臂部分可以在所述基板的PCB部分的一部分上方突出，或悬臂部分可以既在所述基板的一部分热沉部分上方又在所述基板的一部分PCB部分上方突出。
集成电路装置可以具有被布置在基板上的输出端子。输出端子可以通过导线和焊线与管芯电耦接。使用时，电流可以经由焊线和导线从管芯流到输出端子。因此，使用时电流需要从基板经过返回路径回流到管芯。本公开涉及对集成电路装置中的电流返回路径的设计的改善。
图1示出了集成电路装置100的一部分的横截面视图。在该示例中，基板包括被布置为与热沉部分104相邻的PCB部分102。法兰106被布置在所述基板的热沉部分104顶上。法兰106具有在所述基板的PCB部分102上方突出的悬臂部分108。管芯110被布置在法兰106的顶上。管芯110包括管芯输出端子112。管芯输出端子112经由焊线114电连接到导线116，所述导线116与布置在所述基板的PCB部分102上的输出端子118电连接。
使用时，电流或电信号将通过焊线114和导线116在管芯输出端子112和输出端子118之间流动。该流动可以沿短划线120所示的方向。在所提供的示例中，参见为集成电路提供输出的导线。然而，应认识到，可以在集成电路的输入处应用所述装置。
使用时，电流或电信号将流经返回路径。PCB返回路径130从PCB接地延伸到所述基板的热沉部分104。热沉返回路径140延伸通过在热沉部分104和PCB部分102之间的基板。法兰返回路径包括两个部分。在第一法兰返回路径150中，电流在法兰106的下侧周围以及法兰106的悬臂部分108的下侧周围流动。在第二法兰返回路径160中，电流在法兰106的悬臂部分108的上表面周围以及法兰106的上部周围流动。这支持返回路径将返回电流回送到管芯110，以使电路完整。
应认识到，集成电路装置可以在千兆赫兹的频率范围内进行操作。还应认识到，在千兆赫兹频率上，由于趋肤效应，返回电流路径被限制到所述装置的导电组件的表面区域。因此，在图1c中，将指示电流返回路径的方向的虚线130、140、150、160示出为靠近相关表面。
虚线180示出了超模压塑料(OMP)封装的外部包络。这种OMP封装包括封装集成电路装置的组件的塑料材料，以便提供机械支撑和抵抗环境的保护。法兰106的悬臂部分108的目的在于改善OMP封装与集成电路装置的机械锁定。导线116配置为从OMP封装180伸出以与输出端子118电接触。应认识到，OMP封装可以配置为提供OMP封装和基板之间的间隙，如图1所示。还应认识到，OMP封装可以配置为与基板(未示出)直接接触。
图2示出了具有提供一部分电流返回路径的导电构件的集成电路装置200的一部分的横截面视图。用对应的附图标记来表示图2中与图1特征相似的特征，并且为了本公开的清楚性，不对这些特征进行赘述。省略了对OMP封装的描述以提供本公开的清楚性。
集成电路装置200还包括导电构件290，配置为在基板和法兰206的悬臂部分208之间提供电连接。在所述示例中，导电构件290将基板的PCB部分202与悬臂部分208相连，从而桥接所述基板和悬臂部分之间的间隙。因此，电流返回路径形成短缩部分(shorteningportion)255，支持电流从PCB部分202经由导电构件290流到悬臂部分208。然后电流返回路径经由第二法兰返回路径260继续，以便实现将电流返回到管芯210，在第二法兰返回路径260中，电流在悬臂部分208的上表面周围以及法兰206的上部周围流动。与热沉部分204间隔开，在悬臂部分208的远端处，构件290可以包括在悬臂部分208之间延伸的条，该条配置为与延伸穿过PCB部分202的通孔292相连。
应认识到，包括该导电构件290，这缩短了电流返回路径。导电构件290从与悬臂部分的近端间隔开的点向着远端突出。电流返回路径不延伸到基板的热沉部分204，且不在法兰250的下侧周围环绕。因此，导电构件290提供了避免电流返回路径回路232的备选电流通路。通过避免需要电流横穿电流返回路径回路232，可以减小集成电路装置200的阻抗。具体地，可以减小集成电路装置200的电感。减小集成电路装置200的电感可以有利地提供对电效率的改善。因此，导电构件可以从包围集成电路装置的包封突出，并可以形成电流返回端子，用于与基板上的合适的点或端子相连。
减小返回路径的长度可以有利地提供对集成电路装置的电阻和/或阻抗的减小。减小集成电路的电阻抗可以提供如下优点：减小由于电力转换为热而产生的电力损耗。减小发热效应可以有利地减小为了与集成电路装置200一起使用而所需的热量管理系统的成本和复杂度。
图3示出了具有配置为提供一部分电流返回路径的导电构件的集成电路装置300的一部分的横截面视图。用对应的附图标记来表示图3中与图1特征相似的特征，并且为了本公开的清楚性，不对所述特征进行赘述。同样省略了对OMP的描述以便改善本公开的清楚性。
在集成电路装置300中，基板的热沉部分304延伸超出法兰306的悬臂部分308的端部。因此，为了在基板和悬臂部分308之间提供连接，集成电路装置300还包括被布置在悬臂部分308和热沉部分304之间的导电构件390。因此，电流返回路径包括短缩部分355，支持电流从热沉部分304经过导电构件390流到悬臂部分308。然后，电流返回路径经由第二法兰返回路径360继续，以便实现将电流返回到管芯310，在第二法兰返回路径360中，电流在悬臂部分308的上表面周围和法兰306的上部周围流动。
应认识到，包括导电构件390，这缩短了电流返回路径。因此，导电构件390提供了避免电流返回路径回路332的备选电流通路。通过避免需要电流横穿电流返回路径回路332，可以减小集成电路装置300的阻抗。减小阻抗可以包括减小电感和/或减小电阻。这种备选电流返回路径可以与以上结合图2公开的集成电路装置200的情况一样提供相同的优点。如图2所示，导电构件可以被配置为从包封的集成电路装置300突出并连接到基板的热沉部分304。
应认识到，图3未示出的OMP封装可以配置为在最靠近基板的OMP封装部分和所述基板之间留有间隙，如图1所示。还应认识到，OMP封装可以配置为与所述基板直接接触。在后者的情况下，导电构件390不突出到OMP封装外部，但是仍与热沉部分304电接触。
图4a示出了与图2和3的横截面视图相对应的集成电路装置400a的平面视图。为了本公开的清楚性，未示出导线、焊线和一些其它组件。集成电路装置400a包括：布置在基板上的输出端子418、布置在基板上的法兰406以及布置在法兰406上的管芯410。法兰406包括悬臂部分408，配置为在基板上方突出。虚线407指示悬臂部分408开始从法兰406的其余部分突出的位置。实线409指示悬臂部分408的远端在基板上方停止突出。导电构件490a布置在悬臂部分408的下方，从而导电构件490a提供将基板与悬臂部分408电连接的电流返回路径。在图4a中，导电构件490a包括单个连续的导电材料条，在基板上延伸(如图所示，沿垂直方向)大约与输出端子418以及管芯410相同的长度。应认识到，导电构件490的导电材料可以包括金属。在其它示例中，导电材料可以包括诸如碳纳米管等非金属材料。
图4b示出了与图2和3的横截面视图相对应的集成电路装置400b的另一示例的平面视图。在该示例中，导电构件490b包括多个分离的导电管脚492、493、494、495、496，可以在基板上延伸(如图所示，沿垂直方向)大约与输出端子418和管芯410相同的长度。图4b示出了导电构件包括5个导电管脚的布置，然而，应认识到，多个可以是指包括两个或更多个管脚。每个相邻管脚对被配置为提供间隙，例如，在第一管脚492和第二管脚493之间提供间隙498。OMP封装(未示出)可以配置为部分地填充在管脚之间的间隙。在另一示例中，OMP封装(未示出)可以配置为完全填充在管脚之间的间隙。在管脚之间存在OMP封装的示例中，集成电路装置400b可以有利地改善OMP封装与集成电路装置400b其余部分的机械锁定。因此，管脚492-496中的每个可以从包封的集成电路装置400b突出，并形成用于连接至基板的电流返回端子。
图4c示出了与图2和3的横截面视图对应的集成电路装置400c的另一示例的平面视图。在该示例中，导电构件490c包括单个导电材料条，可以在基板上延伸(如图所示，沿垂直方向)大约与输出端子418和管芯410相同的长度。导电构件490c配置为提供至少一个缺口。例如，导电构件490c具有第一缺口499，形成在构件490c面向输出端子418的侧面。应认识到，在其它示例中可能存在两个或更多个缺口。
在图4c的装置400c中，缺口499包括在构件490c的导电材料中的空隙，其从法兰406的悬臂部分408延伸到基板。OMP封装(未示出)可以配置为填充导电构件490c中的任何缺口。缺口内存在OMP封装的塑料材料，这可以有利地提供对OMP封装与集成电路装置400c其余部分的机械锁定的改善。因此，构件490c可以从包封的集成电路装置400c突出以便连接到基板。
应认识到，在其它示例中，导电构件中的缺口仅可以延伸在基板和悬臂部分408之间的距离的一部分。还应认识到，缺口可以从构件490c与输出端子418相邻的一侧开始延伸通过导电构件490c，到达构件490c与虚线407相邻的一侧。这种缺口包括穿过所述构件490c的孔(未示出)。应认识到，OMP封装可以配置为填充任何这种孔以及在所述法兰406的悬臂部分408下方延伸；这种布置可以有利地提供对OMP封装与集成电路装置400c其余部分的机械锁定的改善。
图5a示出了与图1的横截面视图相对应的集成电路装置500a的平面视图。用对应的附图标记来表示图5a与图1特征相似的特征，并且为了本公开的清楚性，不对所述特征进行赘述。同样省略了对OMP的描述以便改善本公开的清楚性。
集成电路装置500a还包括在管芯510上的第二有源组件(未示出)。管芯510从第二管芯输出端子512a经由第二焊线514a电连接到第二导线516a，所述第二导线516a与布置在基板的PCB部分502上的第二输出端子518a电连接。
因此，图5a示出了集成电路装置500a，其中可以在同一封装中包括两个分离的有源组件。有源组件可以是放大器，在这种情况下所述装置500a可以包括Doherty放大器。希望的是在同一集成电路中包括Doherty放大器的主放大器和峰值放大器二者，以便最小化设备的整体尺寸和重量。然而，整体装置的尺寸越小，峰值放大器和主放大器彼此的电隔离就越差。Doherty放大器的这两个放大器的良好隔离对于高效地操作Doherty放大器而言是必要的。
图5b示出了与图5a的集成电路装置500a相对应的集成电路装置500b的更具体平面视图。用对应的附图标记来表示图5b中与图5a特征相似的特征，并且为了本公开的清楚性，不对所述特征进行赘述。
集成电路装置500b包括：第一有源组件570，与管芯输出端子512相连；以及第二有源组件570a，与第二管芯输出端子512a相连。第一有源组件570可以是第一放大器。第二有源组件570a可以是第二放大器。使用时，可以向第二有源组件570a施加激励，使得电流可以从第二管芯输出端子512a流向第二输出端子518a。因此，电流将从基板的PCB部分502经过电流返回路径回流到管芯510，从而回流到第二有源组件570a。
图5c示出了当第二有源组件570a向第二输出端子518a提供电流时，对在图5b的一部分集成电路装置中流动的返回电流密度的仿真500c的结果。第一电流密度区域572具有高密度的电流。第二电流密度区域574具有中等密度的电流。第三电流密度区域576具有低密度的电流。图5c示出了在使用时，高密度的电流从第二输出端子518a回流到第二有源组件570a。然而，图5c还示出了与此同时，中等密度的电流从第二输出端子518a流向第一有源组件570。
所述仿真500c示出了包括第二有源组件570a与第一有源组件570进行不期望的耦合的现象。该现象可能发生，是由于在第一有源组件570的电流路径和第二有源组件570a的电流路径之间存在电感耦合。因此，减小集成电路装置的电感可以减小所述不期望的耦合。具体地，减小基板上的端子与管芯上的对应输出端子之间的阻抗可以减小所述耦合。已发现这样有助于将两个放大器的电流返回路径进行彼此隔离。
图6a示出了与图2或3的横截面视图相对应的集成电路装置600a的平面视图。用对应的附图标记来表示图6a中与上述附图特征相似的特征，并且为了本公开的清楚性，不对所述特征进行赘述。同样省略了对OMP、导线和焊线的描述以便改善本公开的清楚性。
集成电路装置600a包括第一导电构件690，布置在管芯输出端子612和输出端子618之间，使得在基板和法兰606的悬臂部分608之间提供缩短的电流返回通路。所述装置600a还包括第二导电构件690a，布置在第二管芯输出端子612a和第二输出端子618a之间，使得在基板和法兰606的悬臂部分608之间提供缩短的第二电流返回通路。
图6b示出了与图6a的集成电路装置600a相对应的集成电路装置600b的更详细平面视图。用对应的附图标记来表示图6b中与图6a特征相似的特征，并且为了本公开的清楚性，不对所述特征进行赘述。与装置500b相同，装置600b包括第一有源组件670和第二有源组件670a。
图6c示出了当第二有源组件670a向第二输出端子618a提供电流时，对在图6b的一部分集成电路装置600b中流动的返回电流密度的仿真600c的结果。第一电流密度区域672具有高密度的电流。第二电流密度区域674具有中等密度的电流。第三电流密度区域676具有低密度的电流。图6c示出了在使用时高密度的电流从第二输出端子618a回流到第二有源组件670a。然而，图6c还示出了只有小电流从第二输出端子618a流向第一有源组件670。该图还示出了在装置600b中包括第一导电构件690和第二导电构件690a，这导致显著减小了第二有源组件670a与第一有源组件670的耦合。因此，针对每个有源组件提供电流返回端子是有利的，其中是通过导电构件690、690a来提供的。
应认识到，可以根据导电构件的使用，得到集成电路装置600b的耦合的减小，导电构件包括：固体金属条，如参考图4a所示；多个金属管脚，如参考图4b所述；或带缺口的金属条，如参考图4c所述。对包括多个金属管脚或带缺口的金属条的集成电路装置进行的仿真(未示出)示出了：与结合图6c所讨论的仿真相同，这些装置可以有效地减小在分离的有源组件之间的电感耦合。
通过如上所述在集成电路装置中包括导电构件，可以令器件小型化，同时在分级的组件之间保持足够的隔离以允许高水平的效率。应认识到，当单个集成电路装置包括多于两个的组件时，所述装置可以提供相同的优点，其中多个组件中的每个可以有利地与每个其它组件电隔离。
图7a示出了方形扁平无导线(QFN)集成电路装置700a的平面视图。QFN装置700a包括导电构件790，布置在管芯710和输出端子718之间，并配置为在基板的热沉部分704和法兰706的悬臂部分708之间提供缩短的电流返回路径。应认识到，可以针对QFN装置中的每个输出端子提供这种导电构件。
图7b示出了QFN集成电路装置700b的横截面视图。导电构件790通过在基板和法兰706的悬臂部分708之间提供电连接，来提供缩短的电流返回路径。这样可以针对每个有源组件提供缩短的电流返回路径，并可以提供对在装置700b中的分离有源组件之间的电感耦合的减小。这样可以有利地提供对QFN装置700b的效率的提高。这样还可以有利地减小在操作QFN装置700b期间产生的废热。
预期的是，结合了缩短的电流返回路径的集成电路装置将成功地应用于较广范围上，包括：通信系统、射频应用、移动设备应用和基站应用。

Claims (15)

1.一种与基板一同使用的集成电路装置，包括：
法兰，用于布置在基板顶上，所述法兰包括配置为在所述基板上方突出的悬臂部分；
管芯，布置在所述法兰顶上；
第一导线，配置为在管芯和布置于所述基板上的第一输出端子之间提供电连接；
第一导电构件，配置为提供在所述基板和管芯之间的电流返回路径的至少一部分，并被布置为桥接所述悬臂部分和所述基板之间的间隙。
2.根据权利要求1所述的集成电路装置，其中：
所述基板包括热沉部分以及与所述热沉部分相邻的印刷电路板部分；
所述法兰被布置在热沉部分顶上，所述悬臂部分被配置为在印刷电路板部分上方突出；
所述第一导电构件被配置为延伸通过印刷电路板部分到达所述悬臂部分。
3.根据权利要求1所述的集成电路装置，其中：
所述基板包括热沉部分以及与所述热沉部分相邻的印刷电路板部分；
所述法兰被布置在热沉部分顶上，所述悬臂部分被配置为在热沉部分上方突出；
所述第一导电构件被配置为在热沉部分和悬臂部分之间延伸。
4.根据前述任一权利要求所述的集成电路装置，其中所述悬臂部分包括与管芯相邻的近端以及与第一输出端子相邻的远端，所述第一导电构件与悬臂部分的远端电耦接。
5.根据权利要求1所述的集成电路装置，其中所述第一导电构件包括导电材料条。
6.根据权利要求1所述的集成电路装置，其中所述第一导电构件包括多个导电管脚。
7.根据权利要求1所述的集成电路装置，其中所述第一导电构件包括具有缺口的导电材料条。
8.根据权利要求1所述的集成电路装置，还包括超模压塑料封装，所述超模压塑料封装配置为包封：
所述法兰，包括法兰的悬臂部分；
所述管芯；
第一导线的至少一部分；
第一导电构件的至少一部分；以及
其中所述包封在超模压塑料封装和基板之间提供间隙。
9.根据权利要求1所述的集成电路装置，还包括超模压塑料封装，所述超模压塑料封装配置为包封：
所述法兰，包括法兰的悬臂部分；
所述管芯；
第一导线的至少一部分；
第一导电构件，以及
其中所述包封在超模压塑料封装和基板之间提供直接接触。
10.根据权利要求1所述的集成电路装置，还包括：
第二导线，配置为在管芯和布置在所述基板上的第二输出端子之间提供单独的电连接，其中所述第二输出端子远离第一输出端子；
第二导电构件，配置为提供在所述基板和管芯之间的第二电流返回路径的至少一部分，并被布置为桥接所述悬臂部分和所述基板之间的间隙；
其中所述第一导电构件被布置在管芯和第一输出端子之间，并被配置为支持电流从所述基板流到所述法兰的悬臂部分，所述第二导电构件被布置在所述管芯和第二输出端子之间，并被配置为支持电流从所述基板流到所述法兰的悬臂部分。
11.根据权利要求10所述的集成电路装置，还包括：
第一有源组件，被布置在管芯上，配置为提供和/或接收来自第一导线的电信号；以及
第二有源组件，被布置在管芯上，不同于所述第一有源组件，配置为提供和/或接收来自第二导线的电信号。
12.根据权利要求11所述的集成电路装置，其中：
所述第一有源组件包括晶体管和/或放大器；
所述第二有源组件包括晶体管和/或放大器；以及
其中所述第一导电构件和所述第二导电构件配置为将第一有源组件与第二有源组件电隔离。
13.根据权利要求11所述的集成电路装置，包括Doherty放大器，其中：
所述第一有源组件配置为包括峰值放大器；以及
所述第二有源组件配置为包括主放大器。
14.一种方形扁平无导线的集成电路装置，包括任一前述权利要求所述的集成电路装置。
15.一种通信设备、射频设备、移动设备或基站设备，包括任一前述权利要求所述的集成电路装置。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9893025B2 (en) * 2014-10-01 2018-02-13 Analog Devices Global High isolation wideband switch
US11768229B2 (en) * 2021-08-23 2023-09-26 Allegro Microsystems, Llc Packaged current sensor integrated circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2144907A (en) * 1983-08-09 1985-03-13 Standard Telephones Cables Ltd Mounting integrated circuit devices
CN102738024A (zh) * 2011-04-01 2012-10-17 飞思卡尔半导体公司 半导体封装及其引线框
CN103165562A (zh) * 2011-12-15 2013-06-19 飞思卡尔半导体公司 无引线封装半导体器件

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6087728A (en) * 1996-06-27 2000-07-11 Intel Corporation Interconnect design with controlled inductance
EP1328141B1 (de) * 2002-01-12 2010-11-10 odelo GmbH Baueinheit mit einer Leiterbahn aus flexiblem Material und Verfahren zur Herstellung einer solchen Baueinheit
US20130017652A1 (en) * 2008-04-04 2013-01-17 Gem Services, Inc. Method of manufacturing a semiconductor device package with a heatsink

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2144907A (en) * 1983-08-09 1985-03-13 Standard Telephones Cables Ltd Mounting integrated circuit devices
CN102738024A (zh) * 2011-04-01 2012-10-17 飞思卡尔半导体公司 半导体封装及其引线框
CN103165562A (zh) * 2011-12-15 2013-06-19 飞思卡尔半导体公司 无引线封装半导体器件

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