CN104932914B - 多cpu启动电路和多cpu启动方法 - Google Patents

Abstract

本发明公开了一种多CPU启动电路和多CPU启动方法。多CPU启动电路包括：第一CPU；第二CPU；非易失性存储器，存储由第一CPU执行的第一程序以及由第二CPU执行的第二程序；第一易失性存储器，存储从非易失性存储器复制的第一程序并且该第一易失性存储器与第一CPU相连；第二易失性存储器，存储从非易失性存储器复制的第二程序；以及第一开关，根据第一CPU的指令使第一CPU或第二CPU与第二易失性存储器相连，其中第一CPU将第二程序从非易失性存储器复制到第二易失性存储器并且在第一CPU和第二易失性存储器通过第一开关彼此相连的状态下保存第二程序并且在第二CPU和第二易失性存储器通过第一开关彼此相连的状态下第二CPU根据来自第一CPU的指令执行第二程序。

Description

多CPU启动电路和多CPU启动方法

本申请基于并且要求于2014年3月19日提交的日本专利申请No.2014-056623的优先权的权益，其全部内容通过引用合并于此。

技术领域

本发明涉及一种多CPU启动电路、多CPU启动方法以及用于多CPU启动电路的程序。

背景技术

通常，在使用多个CPU(中央处理单元)的计算机中，所有CPU中的每一个需要非易失性存储器和易失性存储器来启动其中的每一个。

图4是示出根据本发明的相关技术的CPU启动电路(900)的配置。在图4中，CPU启动电路(900)包括CPU 1(91)、CPU 2(92)、易失性存储器1(90)、易失性存储器2(93)、非易失性存储器1(94)、以及非易失性存储器2(95)。当CPU 1(91)接收由外部系统(3)传送的开始信号(104)时，CPU 1(91)启动。参考图5来描述图4中所示的CPU启动电路(900)的操作。

图5是示出CPU启动电路(900)的操作过程的流程图。在启动过程中，首先，CPU 1(91)接收来自外部系统(3)的开始信号(104)(图5的步骤S111)。当CPU 1(91)接收开始信号(104)时，CPU1(91)读取存储在非易失性存储器1(94)中的引导加载器(BL)1(96A)，并且将引导加载器1(96A)写入到易失性存储器1的地址n(n是整数)作为引导加载器1(98)(S112)。地址n是由CPU 1(91)在易失性存储器1(90)上从其执行引导加载器1(98)的地址。

在CPU 1(91)上执行写入到CPU 1(91)的开始地址(地址n)的引导加载器1(98)(S113)。引导加载器1(98)从非易失性存储器1(94)读取固件(FW)1(96)，并且将固件1(96)写入到易失性存储器1(90)的地址n1作为固件1(99)(S114)。地址n1是在CPU 1(91)上从其执行固件1(99)的地址。在CPU 1(91)上执行写入到易失性存储器1(90)的地址n1的固件1(99)(S115)。

CPU 1(91)通过使用固件1(99)的功能来将CPU 2开始信号(105)发送到CPU 2(92)(S116)。当CPU 2(92)接收CPU 2开始信号(105)时，CPU 2(92)读取存储在非易失性存储器2(95)中的引导加载器2(100A)，并且将引导加载器2(100A)写入到易失性存储器2(93)的地址m(m是整数)作为引导加载器2(102)(S117)。地址m是由CPU 2(92)在易失性存储器2(93)上从其执行引导加载器2(102)的地址。在CPU 2(92)上执行写入到地址m的引导加载器2(102)(S118)。

引导加载器2(102)从非易失性存储器2(95)读取存储在非易失性存储器2(95)中的固件2(100)，并且将固件2(100)写入到易失性存储器2(93)的地址ml(S119)。地址ml是在CPU 2(92)上从其执行固件2(103)的地址。在CPU 2(92)上执行写入到易失性存储器2(93)的地址ml的固件2(103)(S120)。通过上述过程，两个CPU启动(S119)。

因此，CPU启动电路(900)需要直接连接到CPU 1(91)的非易失性存储器1(94)以及直接连接到CPU 2(92)的非易失性存储器2(95)。因此，对于CPU中的每一个，CPU启动电路(900)需要非易失性存储器。因此，CPU启动电路(900)具有下述问题：难以通过减小在CPU启动电路中使用的部件数目来降低价格，并且难以通过减小部件的安装面积来减小尺寸。

例如，当多源协议(MSA)规定了产品大小的上限，并且需要很多部件来装配该产品时，存在难以符合MSA的规范的情况。因此，期望使部件的安装面积尽可能地小。另外，MSA是由部件制造商规定的通用规范，其中规定了部件的尺寸、引脚分配等。

作为解决这样的问题的技术，在专利文献1(日本专利申请特开No.2006-202200)中，描述了多处理器系统，其中，用于两个处理器A和B中的每一个的引导程序和主程序被存储在一个ROM(只读存储器)中。

在专利文献1中所描述的多处理器系统中，当处理器启动时，处理器A经由处理器间接口电路将用于处理器B的引导程序B和主程序B传输到处理器B的RAM(随机存取存储器)。通过使用传输到处理器B的RAM(RAM_B)的引导程序B和主程序B来启动处理器B。

发明内容

本发明的示例性目的是提供一种可以减小其尺寸、价格和功耗的多CPU启动电路和多CPU启动方法。

根据本发明的示例性方面的多CPU启动电路包括：第一CPU(中央处理单元)；第二CPU；非易失性存储器，存储由第一CPU执行的第一程序以及由第二CPU执行的第二程序；第一易失性存储器，存储从非易失性存储器复制的第一程序，并且连接到第一CPU；第二易失性存储器，存储从非易失性存储器复制的第二程序；以及第一开关，基于第一CPU的指令来将第一CPU或第二CPU连接到第二易失性存储器，其中，在第一CPU和第二易失性存储器通过第一开关彼此连接的状态下，第一CPU将第二程序从非易失性存储器复制到第二易失性存储器并且保存第二程序，并且在第二CPU和第二易失性存储器通过第一开关彼此相连的状态下，第二CPU基于来自第一CPU的指令来执行第二程序。

根据本发明的示例性方面的多CPU启动方法包括：从连接到第一CPU的非易失性存储器辅助由第一CPU(中央处理单元)执行的第一程序，并且将第一程序保存到连接到第一CPU的第一易失性存储器中；通过开关使连接到第二CPU的第二易失性存储器与第一CPU彼此连接；从非易失性存储器复制由第二CPU执行的第二程序，并且将第二程序保存到第二易失性存储器中；通过开关使第二易失性存储器与第二CPU彼此连接；以及将用于执行第二程序的指令传送到第二CPU。

附图说明

本发明的示例性特征和优点在结合附图时从以下详细描述中间变得显而易见，在附图中：

图1是示出根据第一示意性实施例的CPU启动电路的配置的框图；

图2是示出第一示意性实施例中的CPU启动电路的操作的流程图的示例；

图3是示出根据第二示意性实施例的CPU启动电路的配置的框图；

图4是示出根据本发明的相关技术的CPU启动电路的配置的框图；以及

图5是示出根据本发明的相关技术的CPU启动电路的启动过程的流程图。

具体实施方式

在以下示意性实施例中所描述的包括两个CPU(CPU 1和CPU 2)的CPU启动电路中，由首先启动的CPU 1执行的固件1具有用于启动其次启动的CPU 2的引导加载器功能。CPU启动电路包括用于将易失性存储器2连接到CPU 1或CPU 2的开关，所述易失性存储器2存储由CPU 2执行的程序。

如上所述，因为固件1具有用于启动CPU 2的引导加载器功能并且CPU启动电路包括用于将易失性存储器2选择性地连接到CPU 1或CPU 2的开关，所以CPU启动电路不需要连接到CPU的非易失性存储器。

(第一示意性实施例)

图1是示出根据本发明的第一示意性实施例的CPU启动电路100的配置的框图。在CPU启动电路100中，依次启动两个CPU。CPU启动电路100包括CPU 1(11)、CPU 2(12)、易失性存储器1(10)、易失性存储器2(13)、非易失性存储器(14)以及开关(25)。

在CPU启动电路(100)的操作开始时，外部系统(1)将CPU-1开始信号(21)发送到CPU 1(11)。CPU-1开始信号(21)是用于启动CPU 1(11)的信号。非易失性存储器(14)是即使当不向存储器供电时所存储的内容也不会丢失的存储器。例如，非易失性存储器(14)是诸如可编程只读存储器(PROM)等的ROM。易失性存储器1(10)和易失性存储器2(13)是当不向存储器供电时所存储的内容会丢失的存储器。例如，诸如动态随机存取存储器(DRAM)等的RAM可以用于易失性存储器1(10)和易失性存储器2(13)。

非易失性存储器(14)存储引导加载器1(15A)、固件1(15)以及固件2(16)。引导加载器1(15A)是用于读取固件1(15)并且将固件1(15)写入到易失性存储器1的预定地址的程序。固件1(15)是由CPU 1(11)执行的程序。固件2(16)是由CPU 2(12)执行的程序。固件1(15)具有读取固件2(16)并且将固件2(16)写入到易失性存储器2的预定地址的功能。也就是说，固件1(15)具有用于启动CPU 2(12)的引导加载器功能。

开关(25)基于CPU 1(11)输出的开关控制信号(23)的指令来将易失性存储器2(13)选择性地连接到两个CPU(即CPU 1(11)和CPU 2(12))中的一个。开关(25)将易失性存储器2(13)连接到CPU 1(11)或CPU 2(12)。

当CPU 1(11)接收CPU-1开始信号(21)时，CPU 1(11)从非易失性存储器(14)读取引导加载器1(15A)，并且将引导加载器1(15A)写入到易失性存储器1(10)的地址n。将引导加载器1(15A)存储在易失性存储器1(10)中作为引导加载器1(18)。地址n是由CPU(11)在易失性存储器1(10)上从其执行引导加载器1(18)的地址。从易失性存储器1(10)的地址n执行的引导加载器1(18)读取存储在非易失性存储器1(14)中的固件1(15)，并且将固件1(15)写入易失性存储器1(10)的地址n1以作为固件1(19)。地址n1是CPU(11)从其执行固件1(19)的易失性存储器1(10)的地址。

固件1(19)具有用于使CPU 1(11)对开关(25)进行控制以将CPU 1(11)或CPU 2(12)连接到易失性存储器2(13)的功能。通过使用引导加载器功能来启动在固件1(19)中提供的CPU 2(12)，读取存储在非易失性存储器1(14)中的固件2(16)，并且将其写入到易失性存储器2(13)的地址m。CPU 1(11)通过使用在固件1(19)中提供的功能来将CPU-2开始信号(22)传送到CPU 2(12)。当CPU2(12)接收CPU-2开始信号(22)时，CPU 2(12)从易失性存储器2(13)的地址m执行固件2。

接下来，通过使用图2中所示的流程图来描述CPU启动电路(100)的操作。图2示出了示出第一示意性实施例中的CPU启动电路(100)的操作的流程图的示例。

参考图2，CPU 1(11)接收来自外部系统(1)的CPU-1开始信号(21)(图2的步骤S31)。首先，引导加载器1(15A)将引导加载器1(15A)本身写入到易失性存储器1(10)的地址n(S32)，并且作为引导加载器1(18)，从CPU 1(11)的开始地址(地址n)执行引导加载器130(S33)。

引导加载器1(18)读取存储在非易失性存储器1(14)中的固件1(15)，并且将固件1(15)写入到易失性存储器1(10)的地址n1(S34)。当在CPU 1(11)上执行写入到易失性存储器1(10)的地址n1的固件1(19)(S35)时，CPU 1(11)控制开关(25)以便于将CPU 1(11)连接到易失性存储器2(13)(S36)。

在CPU 1(11)上执行的固件1(19)具有用于启动CPU 2(12)的引导加载器功能。通过使用该功能，固件1(19)读取存储在非易失性存储器1(14)中的固件2(16)，并且将固件2(16)写入到易失性存储器2(13)的地址m(S37)。当已经将固件2写入到易失性存储器2(13)时，CPU 1(11)控制开关(25)以便于将CPU 2(12)连接到易失性存储器2(13)(S38)。

当CPU 2(12)和易失性存储器2(13)彼此相连时，通过使用固件1(19)的功能，CPU1(11)将CPU-2开始信号(22)发送到CPU2(12)(S39)。当CPU 2(12)接收CPU-2开始信号(22)时，在CPU 2(13)上执行固件21(20)(S40)。

通过上述过程，启动CPU 1(11)和CPU 2(12)。此外，在对该过程的上述说明中，说明了固件1(19)具有用于启动CPU 2(12)的引导加载器功能。然而，用于启动CPU 2(12)的引导加载器可以是独立于固件1(19)的程序。在该情况下，引导加载器1(18)读取存储在非易失性存储器1(14)中的固件1(15)，并且在步骤S34中，将固件1(15)写入到易失性存储器1(10)的地址n1，并且还读取用于启动CPU 2(12)的引导加载器，并且将用于启动CPU 2(12)的引导加载器存储到易失性存储器1(10)。例如，用于启动CPU 2(12)的引导加载器由固件1(19)来指定和执行。

如上所述，用于启动CPU启动电路(100)所需要的引导加载器1(15A)、固件1(15)以及固件2(16)被存储在连接到CPU 1(11)的非易失性存储器14中。固件1(15)具有用于启动CPU 2(12)的引导加载器功能。通过使用在固件1(15)中提供的引导加载器功能，经由开关(25)来将固件2(16)复制到易失性存储器2(13)。

当将固件2(16)复制到易失性存储器2(13)时，易失性存储器2(13)通过开关(25)连接到CPU 2(12)。在该处理之后，固件1(19)使得CPU 1(11)传送CPU 2(12)的开始信号，并且由此，执行复制到易失性存储器2(13)的固件2(20)。因此，CPU 2(12)可以执行从非易失性存储器(14)复制到易失性存储器2(13)的固件2(20)，而无需使用连接到CPU 2(12)的非易失性存储器(即图4中所示的非易失性存储器2(95))。

CPU启动电路(100)具有上述特征，并且除了尺寸和价格的减少之外，还可以降低CPU启动电路的功耗。第一个原因是，当启动两个CPU时，在传统技术中，必须向两个CPU中的每一个提供非易失性存储器，但是在本发明所公开的技术中，一个非易失性存储器就足够了。

第二个原因是，CPU启动电路(100)不需要用于通过多个CPU来仲裁访问易失性存储器的处理器间接口电路。这是因为易失性存储器2(13)通过开关(25)连接到CPU 1(11)或CPU 2(12)，并且由此，不存在CPU 1(11)和CPU 2(12)同时连接到易失性存储器2(13)的情况。结果，CPU启动电路(100)不需要用于仲裁访问的处理器间接口电路。因为不需要处理器间接口电路，所以CPU启动电路(100)具有可以降低其功耗的效果。也就是说，除了尺寸和价格的降低之外，还可以降低CPU启动电路(100)的功耗。

在CPU启动电路(100)中，用于启动CPU 2(12)的引导加载器被包括在存储在易失性存储器1(10)中并且没有被加载到易失性存储器2(13)中的固件1中。因此，与在易失性存储器2(13)上执行用于启动CPU 2(12)的引导加载器的配置相比，在CPU启动电路(100)中，在启动CPU 2(12)时减少了用于将程序传输到易失性存储器2(13)的时间。此外，在该情况下，在CPU启动电路(100)中，减少易失性存储器2(13)的消耗的存储量。

(第一示意性实施例的最低配置)

即使当使用下述最低配置时，也可以获得在第一示意性实施例中描述的CPU启动电路中的效果。也就是说，CPU启动电路包括CPU 1(11)、CPU 2(12)、非易失性存储器(14)、易失性存储器(10和13)以及开关(25)。

将由CPU 1(11)执行的第一程序(引导加载器1和固件1)以及由CPU 2执行的第二程序(固件2)存储在非易失性存储器(14)中。易失性存储器1(10)与CPU 1(11)相连。将从非易失性存储器(14)复制的第一程序存储在易失性存储器1(10)中。将从非易失性存储器(14)复制的第二程序存储在易失性存储器2(13)中。该开关(25)根据CPU 1(11)的指令使CPU 1(11)或CPU 2(12)与易失性存储器2(13)相连。

在具有最低配置的CPU启动电路中，在CPU 1(11)和易失性存储器2(13)通过开关(25)彼此相连的状态下，CPU 1(11)将第二程序从非易失性存储器(14)复制到易失性存储器2(13)。在CPU 2(12)和易失性存储器2(13)通过开关(25)彼此相连的状态下，CPU2(12)根据来自CPU 1(11)的指令来执行第二程序。

具有其具有上述配置的最低配置的CPU启动电路需要一个非易失性存储器14并且不需要用于仲裁访问非易失性存储器2(13)的处理器间接口电路。因此，就具有最低配置的CPU启动电路而言，除了大小和价格降低之外，CPU启动电路的功耗也降低了。

(第二示意性实施例)

图3是示出了根据本发明的第二示意性实施例的CPU启动电路(200)的配置的框图。除了包含在图1所示的CPU启动电路(100)之中的单元之外，图3所示的CPU启动电路(200)进一步包括CPU3(12A)、开关(25A)、以及易失性存储器3(13A)。这是CPU启动电路(200)与CPU启动电路(100)之间的不同。另外，除了在第一示意性实施例中描述的引导加载器1(15A)、固件1(15)、以及所述固件2(16)之外，非易失性存储器(14)存储固件3(16A)。

CPU启动电路(200)中的用于启动CPU 1(11)和CPU 2(12)的过程与在第一示意性实施例中所描述的启动过程相同。在下面的描述中，相同参考数字用于具有通过利用图1所说明的上述示意性实施例相同功能的元件并且将描述CPU启动电路(200)与CPU启动电路(100)之间的不同。

当通过使用图2所示的程序已启动了CPU 1(11)和CPU 2(12)时，CPU 1(11)通过利用开关控制信号(23)来控制开关(25A)以便易失性存储器3(13A)和CPU 1(11)彼此相连。CPU 1(11)将固件3(16A)从非易失性存储器(14)复制到易失性存储器3(13A)并且保存固件3(图16A)以作为固件3(20A)。由固件1(19)提供了用于将固件3(16A)复制到易失性存储器3(13A)的功能。

当固件3(图16A)已被复制时，CPU 1(11)控制开关(25A)以便易失性存储器3(13A)和CPU3(12A)彼此相连。在该处理之后，当CPU 1(11)将CPU 3开始信号(22A)传送到CPU3(12A)时，由固件3来启动CPU3(12A)。

通过这种过程，图3所示的CPU启动电路(200)可依次启动三个CPU。像根据第一示意性实施例的CPU启动电路(100)一样，CPU启动电路(200)需要一个非易失性存储器14并且不需要用于仲裁访问非易失性存储器2(13)的处理器间接口电路。因此，就根据第二示意性实施例的CPU启动电路(200)而言，除了大小和价格降低之外，CPU启动电路的功耗也降低了。

(第二示意性实施例的修改示例)

在第二示意性实施例中，已说明了包括三个CPU的CPU启动电路(200)。然而，可通过按照与图3所示的相同方式另外使其它CPUs和易失性存储器与CPU 2(12)和CPU3(12A)并行连接来配置包括四个或更多CPUs的CPU启动电路。

根据本发明的示意性优点是为了实现能够降低多CPU启动电路的大小、价格、以及功耗的多CPU启动电路。

虽然参考其示意性实施例已具体示出了本发明并对其进行了描述，但是本发明并不局限于这些实施例。对于本领域普通技术人员来说在不脱离权利要求所定义的本发明的精神和范围的情况下可对其中形式和细节做出各种变化。

Claims (7)

1.一种多CPU启动电路包括：

第一CPU(中央处理单元)；

第二CPU；

非易失性存储器，所述非易失性存储器存储由所述第一CPU执行的第一程序以及由所述第二CPU执行的第二程序；

第一易失性存储器，所述第一易失性存储器存储从所述非易失性存储器复制的所述第一程序，并且所述第一易失性存储器连接到所述第一CPU；

第二易失性存储器，所述第二易失性存储器存储从所述非易失性存储器复制的所述第二程序；以及

第一开关，所述第一开关基于所述第一CPU的指令来将所述第一CPU或所述第二CPU连接到所述第二易失性存储器，其中，

在所述第一CPU和所述第二易失性存储器通过所述第一开关彼此相连的状态下，所述第一CPU将所述第二程序从所述非易失性存储器复制到所述第二易失性存储器，并且保存所述第二程序，并且

在所述第二CPU和所述第二易失性存储器通过所述第一开关彼此连接的状态下，所述第二CPU基于来自所述第一CPU的指令执行所述第二程序。

2.根据权利要求1所述的多CPU启动电路，其中，

所述第一程序包括第一引导程序、第二引导程序、以及第一固件，

所述第二程序包括第二固件，并且

所述第一CPU：

将所述第一固件和所述第二引导程序从所述非易失性存储器复制到所述第一易失性存储器，并且通过利用所述第一引导程序来保存所述第一固件和所述第二引导程序，

在所述第一CPU和所述第二易失性存储器通过所述开关彼此连接之后，将所述第二固件从所述非易失性存储器复制到所述第二易失性存储器，并且通过使用所述第二引导程序来保存所述第二固件，

在将所述第二固件复制到所述第二易失性存储器之后，通过所述开关来使所述第二CPU和所述第二易失性存储器彼此连接，并且

将用于执行所述第二固件的指令传送到所述第二CPU。

3.根据权利要求2所述的多CPU启动电路，其中，所述第二引导程序被包括在所述第一固件中。

4.根据权利要求1所述的多CPU启动电路，进一步包括：

第三CPU；

第三易失性存储器，所述第三易失性存储器存储由所述第三CPU执行的第三程序；以及

第二开关，所述第二开关基于所述第一CPU的指令来将所述第一CPU或者所述第三CPU连接到所述第三易失性存储器，其中

所述非易失性存储器进一步存储所述第三程序，

在所述第一CPU和所述第三易失性存储器通过所述第二开关彼此连接的状态下，所述第一CPU将所述第三程序从所述非易失性存储器复制到所述第三易失性存储器，并且保存所述第三程序，并且

在所述第三CPU和所述第三易失性存储器通过所述第二开关彼此连接的状态下，所述第三CPU基于来自所述第一CPU的指令来执行所述第三程序。

5.根据权利要求2所述的多CPU启动电路，进一步包括：

第三CPU；

第三易失性存储器，所述第三易失性存储器存储由所述第三CPU执行的第三程序；以及

第二开关，所述第二开关基于所述第一CPU的指令来将所述第一CPU或所述第三CPU连接到所述第三易失性存储器，其中，

所述非易失性存储器进一步存储所述第三程序，

在所述第一CPU和所述第三易失性存储器通过所述第二开关连接的状态下，所述第一CPU将所述第三程序从所述非易失性存储器复制到所述第三易失性存储器，并且保存所述第三程序，并且

在所述第三CPU和所述第三易失性存储器通过所述第二开关彼此连接的状态下，所述第三CPU基于来自所述第一CPU的指令来执行所述第三程序。

6.根据权利要求3所述的多CPU启动电路，进一步包括：

第三CPU；

第三易失性存储器，所述第三易失性存储器存储由所述第三CPU执行的第三程序；以及

第二开关，所述第二开关基于所述第一CPU的指令来将所述第一CPU或所述第三CPU与所述第三易失性存储器连接，其中

所述非易失性存储器进一步存储所述第三程序，

在所述第一CPU和所述第三易失性存储器通过所述第二开关彼此相连的状态下，所述第一CPU将所述第三程序从所述非易失性存储器复制到所述第三易失性存储器，并且保存所述第三程序，并且

在所述第三CPU和所述第三易失性存储器通过所述第二开关彼此连接的状态下，所述第三CPU基于来自所述第一CPU的指令来执行所述第三程序。

7.一种多CPU启动方法，包括下述步骤：

从连接到第一CPU(中央处理单元)的非易失性存储器复制由所述第一CPU执行的第一程序，并且将所述第一程序保存到连接到所述第一CPU的第一易失性存储器中；

通过开关使与第二CPU连接的第二易失性存储器与所述第一CPU彼此连接；

从所述非易失性存储器复制由所述第二CPU执行的第二程序，并且将所述第二程序保存到所述第二易失性存储器中；

通过所述开关使所述第二易失性存储器与所述第二CPU彼此连接；以及

将用于执行所述第二程序的指令传送到所述第二CPU。