CN104900265B - Eeprom存储阵列及eeprom - Google Patents

Eeprom存储阵列及eeprom Download PDF

Info

Publication number
CN104900265B
CN104900265B CN201510395734.9A CN201510395734A CN104900265B CN 104900265 B CN104900265 B CN 104900265B CN 201510395734 A CN201510395734 A CN 201510395734A CN 104900265 B CN104900265 B CN 104900265B
Authority
CN
China
Prior art keywords
storage unit
eeprom
storage
line
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510395734.9A
Other languages
English (en)
Other versions
CN104900265A (zh
Inventor
杨光军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201510395734.9A priority Critical patent/CN104900265B/zh
Publication of CN104900265A publication Critical patent/CN104900265A/zh
Application granted granted Critical
Publication of CN104900265B publication Critical patent/CN104900265B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种EEPROM存储阵列及EEPROM，其中，所述EEPROM存储阵列包括：按照行方向排列的M条字线、按照列方向排列的N条位线、M条控制栅线以及呈阵列排列的存储单元；所述存储单元包括：漏区、源区、浮栅以及控制栅；所述存储单元的漏区耦接于所述位线；所述存储单元的源区耦接于所述字线；所述存储单元的控制栅耦接于所述控制栅线；启用的存储单元的控制栅耦接于所述控制栅线结构中的控制栅线；未启用的所述存储单元的控制栅耦接于预设电压。通过所述EEPROM存储阵列和EEPROM，可以避免EEPROM存储器中未启用存储单元对正常存储单元的影响。

Description

EEPROM存储阵列及EEPROM
技术领域
本发明涉及半导体技术领域，特别涉及一种EEPROM存储阵列及EEPROM。
背景技术
电可擦可编程只读存储器(Electrically Erasable Programmable Read-OnlyMemory，EEPROM)是以字节为最小修改单位、电可擦写的半导体存储设备。相比于可擦可编程只读存储器(Erasable Programmable Read-Only Memory，EPROM)，EEPROM不需要使用紫外线照射就可以用特定的电压擦除芯片上的信息，以写入新的数据，在操作上十分便利，因而被广泛用于需要经常擦除的BIOS芯片以及闪存芯片，并逐步替代部分有断电保留需要的随机存取存储器芯片，甚至取代部分的硬盘功能。
在现有的EEPROM存储器中，根据电路设计的需要，有些存储单元并不会被使用到。由于这些存储单元的可靠性无法被检测出，因此当其出现老化等问题时，这些未使用的存储单元就可能会影响到其他正常存储单元的数据存储。
发明内容
本发明实施例解决的问题是如何避免EEPROM存储器中未启用存储单元对正常存储单元的影响。
为解决上述问题，本发明实施例提供一种EEPROM存储阵列，包括：
按照行方向排列的M条字线、按照列方向排列的N条位线、M条控制栅线以及呈阵列排列的存储单元；
所述存储单元包括：漏区、源区、浮栅以及控制栅；
所述存储单元的漏区耦接于所述位线；所述存储单元的源区耦接于所述字线；所述存储单元的控制栅耦接于所述控制栅线；
启用的存储单元的控制栅耦接于所述控制栅线结构中的控制栅线；
未启用的所述存储单元的控制栅耦接于预设电压。
可选的，所述启用的存储单元与未启用的存储单元按行间隔排列。
可选的，所述预设电压为工作电压。
为了解决上述的技术问题，本发明实施例还公开了一种EEPROM，包括：上述的EEPROM存储阵列以及选择电路，所述选择电路与所述存储阵列中的位线和字线可选择性耦接，以选择所述存储阵列中的存储单元。
与现有技术相比，本发明实施例的技术方案具有以下优点：
通过将存储单元中未启用的存储单元的控制栅耦接于预设电压，从而避免了由于其与正常启用的存储单元共栅极控制线而可能影响正常启用的存储单元使用的问题。
进一步，充分利用已有的电源电压电路，将所述未启动存储单元的控制栅耦接于现有的工作电压，从而可以避免另加电路对存储器设计造成的影响。
附图说明
图1是本发明实施例中一种EEPROM存储阵列的版图示意图；
图2是本发明实施例中存储单元的剖视图；
图3是本发明实施例中一种EEPROM存储阵列的版图示意图；
图4是本发明实施例中一种EEPROM的版图示意图。
具体实施方式
相比于EPROM，EEPROM不需要使用紫外线照射就可以用特定的电压擦除芯片上的信息，以写入新的数据，在操作上十分便利，因而被广泛用于需要经常擦除的BIOS芯片以及闪存芯片，并逐步替代部分有断电保留需要的随机存取存储器芯片，甚至取代部分的硬盘功能。在现有的EEPROM存储器中，根据电路设计的需要，有些存储单元并不会被使用到。由于这些存储单元的可靠性无法被检测出，因此当其出现老化等问题时，这些未使用的存储单元就可能会影响到其他正常存储单元的数据存储。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本发明实施例公开了一种EEPROM存储阵列。所述EEPROM存储阵列可以包括：
按照行方向排列的M条字线、按照列方向排列的N条位线、M条控制栅线以及呈阵列排列的存储单元。
所述存储单元可以包括：漏区、源区、浮栅以及控制栅。
启用的存储单元的控制栅耦接于所述控制栅线结构中的控制栅线。
未启用的所述存储单元的控制栅耦接于预设电压。
多个所述存储单元可以组成一个存储阵列，或表示为一个存储区域。请参考图1，所述存储区域包括按照行方向排列的M条字线(WL1、WL2、WL3、WL4、···、WLM-1、WLM)、按照列方向排列的N条位线(BL1、BL2、BL3、BL4、···、BLN-1、BLN)、按照行方向排列的M条控制栅线(CG1、CG2、CG3、CG4···、CGM-1、CGM)以及M行、N列呈矩阵排列的存储单元。其中，M和N均为正整数。
例如，在具体实施中，所述N可为8，表示将8位存储数据作为一个字节存储区域。
如图2所示，所述源区11和漏区12形成于所述衬底10的内部，所述源区11耦接位于所述衬底10表面的源线SL，所述字线WL位于所述位线BL和所述源线SL之间。所述漏区12耦接位于所述衬底10表面的位线BL，所述浮栅FG位于字线WL和源线SL之间。控制栅CG位于所述浮栅FG的表面，并与所述控制栅线(图中未示出)耦接，所述浮栅FG位于所述栅极耦接的字线WL与所述源区11耦接的源线SL之间的衬底表面。
请继续参考图1，在所述EEPROM存储阵列中，位于同一行的存储单元的控制栅可连接至同一控制栅线CG。如：位于第一行的存储单元的控制栅可以连接至控制栅线CG1，位于第二行的存储单元的控制栅连接至控制栅线CG2……以此类推，直到位于第M行的存储单元的控制栅连接至控制栅线CGM。
在所述EEPROM存储阵列中，位于同一行的存储单元的浮栅可连接至同一字线WL。如：位于第一行的存储单元的浮栅可以连接至字线WL1，位于第二行的存储单元的浮栅连接至字线WL2……以此类推，直到位于第M行的存储单元的浮栅连接至字线WLM。
在所述EEPROM存储阵列中，位于同一列的存储单元的漏极可连接至同一位线。如：位于第一列的存储单元的漏极连接至位线BL1，位于第二列的存储单元的漏极连接至位线BL2……以此类推，直到位于第N行的存储单元的栅极连接至位线BLN。
由于所述EEPROM存储阵列的电路结构预先设计，因此可以确定其中哪些存储单元中是启用的，哪些是未启用的。通过将所述未启用的存储单元的控制栅耦接至预设电压，可以实现启用的存储单元与未启用的存储单元之间的区分，防止未启用的存储单元由于老化等问题而影响正常使用的存储单元。例如，如图3所示，由于存储单元A并不启用，因此可以将存储单元A的控制栅耦接至预设电压CG_D；由于存储单元B启用，所以将存储单元B的控制栅耦接至控制栅线CG。
在具体实施中，由于在EEPROM的电路设计过程中，所述启用的存储单元与为启用的存储单元通常是按行间隔排列的，因此可以对应的将启用的存储单元的相邻行的存储单元的控制栅耦接至预设电压。
下面结合附图3和表1，以存储单元A和存储单元B为例，说明如何对本发明实施例的EEPROM存储阵列进行读取、编程以及擦除操作：
CG_D CG1 WL0 BL0 BL1 BL2 BL3
读取 Vdd 0V 4V 0V 0V 0.8V 0V
编程 Vdd 8V 1.5V 0V 5.5V 1dp 0V
擦除 -7V -7V 8V 0V 0V 0V 0V
表1
对所述存储阵列中待读取存储单元，如存储单元B进行读取时，施加至所述未启用存储单元A的控制栅所连接的控制线CG_D的电压为工作电压Vdd，施加至所述待读取存储单元B连接的控制栅线CG1的电压为0V，施加至所述待读取存储单元B连接的字线WL0的电压均为4V，施加至所述待读取存储单元B连接的位线BL0、BL1、BL2及BL3的电压分别为0V、0V、0.8V和0V。通过施加上述读取电压，所述待读取存储单元B导通，电流被读到其连接的位线上，实现读取操作。
对所述存储阵列中待编程存储单元进行编程时，施加至所述未启用存储单元A的控制栅所连接的控制线CG_D的电压为工作电压Vdd，施加至所述待读取存储单元B连接的控制栅线CG1的电压为8V，施加至所述待读取存储单元B连接的字线WL0的电压均为1.5V，施加至所述待读取存储单元B连接的位线BL0、BL1、BL2及BL3的电压分别为0V、5.5V、恒定编程电流ldp和0V。通过施加上述编程电压，可以在字线与存储单元的浮栅之间形成的电场作用下，字线上的电子注入浮栅，实现编程操作。
对所述存储阵列中待编程存储单元进行擦除时，施加至所述未启用存储单元A的控制栅所连接的控制线CG_D的电压为-7V，施加至所述待读取存储单元B连接的控制栅线CG1的电压为-7V，施加至所述待读取存储单元B连接的字线WL0的电压为8V，施加至所述待读取存储单元B连接的位线BL0、BL1、BL2及BL3的电压均为0V。通过施加上述擦除电压，存储于所述待擦除存储单元的浮栅中的电子通过字线流走，实现擦除操作。
在具体实施中，为了充分利用已有的电源电压电路，可以将所述未启动存储单元的控制栅耦接于现有的工作电压源Vdd，从而避免另加电路对存储器设计造成的影响，减少设计的复杂度。
本发明实施例通过将存储单元中未启用的存储单元的控制栅耦接于预设电压，从而避免了由于其与正常启用的存储单元共栅极控制线而可能影响正常启用的存储单元使用的问题。
基于上述EEPROM存储阵列，本发明还公开了一种EEPROM。如图4所示，所述EEPROM包括上述的EEPROM存储阵列401和402以及选择电路403。
在具体实施中，图4中示出的EEPROM存储阵列可以由图3所示的存储阵列组成，且存储阵列401和402结构相同；所述选择电路403与所述存储阵列401和402中的位线和字线可选择性耦接，以在所述存储阵列401和402中的选取相应的存储单元，从而进行读写操作。
可以理解的是，图4示出的两个存储阵列401和402仅仅只是作为示例，所述EEPROM中还包括多个相同的存储阵列。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (4)

1.一种EEPROM存储阵列，其特征在于，包括：
按照行方向排列的M条字线、按照列方向排列的N条位线、按照行方向排列的M条控制栅线以及呈阵列排列的存储单元；
所述存储单元包括：漏区、源区、浮栅以及控制栅；
所述存储单元的漏区耦接于所述位线；所述存储单元的源区耦接于源线；
所述存储单元的控制栅耦接于所述控制栅线；所述存储单元的浮栅连接于所述字线；
启用的存储单元的控制栅耦接于所述控制栅线结构中的控制栅线；
未启用的所述存储单元的控制栅耦接于预设电压。
2.如权利要求1所述的EEPROM存储阵列，其特征在于，所述启用的存储单元与未启用的存储单元按行间隔排列。
3.如权利要求1所述的EEPROM存储阵列，其特征在于，所述预设电压为工作电压。
4.一种EEPROM，其特征在于，包括：如权利要求1-3任一项所述的EEPROM存储阵列以及选择电路；
所述选择电路与所述存储阵列中的位线和字线可选择性耦接，以选择所述存储阵列中的存储单元。
CN201510395734.9A 2015-07-07 2015-07-07 Eeprom存储阵列及eeprom Active CN104900265B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510395734.9A CN104900265B (zh) 2015-07-07 2015-07-07 Eeprom存储阵列及eeprom

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510395734.9A CN104900265B (zh) 2015-07-07 2015-07-07 Eeprom存储阵列及eeprom

Publications (2)

Publication Number Publication Date
CN104900265A CN104900265A (zh) 2015-09-09
CN104900265B true CN104900265B (zh) 2018-08-10

Family

ID=54032883

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510395734.9A Active CN104900265B (zh) 2015-07-07 2015-07-07 Eeprom存储阵列及eeprom

Country Status (1)

Country Link
CN (1) CN104900265B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103811064A (zh) * 2014-03-07 2014-05-21 上海华虹宏力半导体制造有限公司 Eeprom结构、存储阵列及其编程、擦除和读取方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1727152B1 (fr) * 2005-05-18 2008-12-24 STMicroelectronics SA Architecture de mémoire EEPROM
US9111639B2 (en) * 2013-04-30 2015-08-18 Freescale Semiconductor, Inc. Biasing split gate memory cell during power-off mode

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103811064A (zh) * 2014-03-07 2014-05-21 上海华虹宏力半导体制造有限公司 Eeprom结构、存储阵列及其编程、擦除和读取方法

Also Published As

Publication number Publication date
CN104900265A (zh) 2015-09-09

Similar Documents

Publication Publication Date Title
TWI594241B (zh) 具備ｅｅｐｒｏｍ功能之快閃記憶體系統
US9123401B2 (en) Non-volatile memory array and method of using same for fractional word programming
CN105280225B (zh) 对包括共用选择晶体管栅极的非易失性存储器单元进行编程的方法
JP6532522B2 (ja) スプリットゲートフラッシュメモリセルのセクタの一部分の消去を禁止するシステム及び方法
CN101510441B (zh) 存储器的操作方法
CN103794250A (zh) 一种存储单元的操作方法及具有该存储单元的集成电路
US9406685B2 (en) Flash memory unit and memory array, and programming, erasing and reading method thereof
JP2010514196A (ja) ２ｔｎｏｒ型不揮発性メモリセルアレイ及び２ｔｎｏｒ型不揮発性メモリのデータ処理方法
CN103514954A (zh) 闪存的擦除方法、读取方法及编程方法
JP6535812B2 (ja) ソース線プルダウン回路としてダミーメモリセルを使用するフラッシュメモリシステム
JP2021026786A (ja) 半導体記憶装置
US9196375B2 (en) Semiconductor storage device
US8958248B2 (en) 2T and flash memory array
CN103903650A (zh) 存储器阵列及其控制方法和闪存
CN103811060A (zh) Eeprom及其存储阵列
US20150194217A1 (en) Method of controlling memory array
CN104900265B (zh) Eeprom存储阵列及eeprom
CN103456363A (zh) 电可擦除可编程只读存储器的控制方法
CN104599705A (zh) 存储器件
CN106205703A (zh) 存储器阵列及其读、编程、擦除操作方法
JP2013084318A (ja) 不揮発性半導体記憶装置
CN105869666A (zh) 存储器控制电路及存储器
US8300469B2 (en) Cost saving electrically-erasable-programmable read-only memory (EEPROM) array
CN106653080B (zh) 快闪存储器与增进快闪存储器可靠性的方法
CN103811061B (zh) Eeprom及其存储阵列

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant