CN104867906B - 半导体封装件及其制法 - Google Patents

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Abstract

一种半导体封装件及其制法，该制法包括先提供一承载件，其上设有相叠的第一与第二半导体组件，再形成支撑材以包覆该第一半导体组件的周围；之后形成封装层于该承载件上，再移除该承载件与该支撑材，使该封装层形成凹面区，且该第一半导体组件位于该凹面区中；最后形成绝缘材于该凹面区中，且形成线路层于该绝缘材上，并形成多个导电盲孔于该绝缘材中以电性连接该线路层、第一与第二半导体组件。藉由先移除该支撑材，再形成该绝缘材，能避免该支撑材覆盖该第二半导体组件而使导电盲孔无法对位的情况发生。

Description

半导体封装件及其制法
技术领域
本发明涉及一种半导体封装件，尤指一种具堆栈结构的半导体封装件及其制法。
背景技术
随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。早期多芯片封装结构为采用并排式(side－by－side)多芯片封装结构，其通过将两个以上的芯片彼此并排地安装于一共同基板的主要安装面。芯片与共同基板上导电线路间的连接一般藉由导线焊接方式(wire bonding)达成。然而该并排式多芯片封装构造的缺点为封装成本太高及封装结构尺寸太大，因该共同基板的面积会随着芯片数目的增加而增加。
为解决上述现有问题，近年来为使用垂直式的堆栈方法来安装所增加的芯片，如图1G所示。
图1A至图1G为现有半导体封装件1的制法的剖面示意图。
如图1A所示，提供一承载件10，其以粘着层100粘接多个第一半导体组件11，再以结合层14堆栈该第二半导体组件12于该第一半导体组件11上，且该第二半导体组件12的宽度r大于该第一半导体组件11的宽度w。
如图1B所示，形成支撑胶15于该第二半导体组件12与该粘着层100之间，该支撑胶15位于该第二半导体组件12的边缘，且该支撑胶15与该第一半导体组件11的侧面11c之间产生间隙13。
如图1C所示，形成一封装层16于该承载件10上以包覆该支撑胶15与该第二半导体组件12，并维持该间隙13。
如图1D所示，移除该承载件10与粘着层100，以外露该封装层16，且该间隙13成为凹面区160，使该第一半导体组件11位于该凹面区160中，而该第二半导体组件12外露于该凹面区160。
如图1E所示，形成绝缘材17于该封装层16与该支撑胶15上及于该凹面区160中，使该绝缘材17包覆该第一半导体组件11及覆盖该第二半导体组件12。
如图1F所示，形成多个第一导电盲孔181与多个第二导电盲孔182于该绝缘材17中，并形成一线路层18于该绝缘材17上，使该线路层18藉由该些第一导电盲孔181电性连接该第一半导体组件11、及藉由该些第二导电盲孔182电性连接该第二半导体组件12。
接着，形成多个如焊球的导电组件19于该线路层18上，以外接其它电子装置。
如图1G所示，沿如图1F所示的切割路径S进行切单制程，以制成多个半导体封装件1。
于现有半导体封装件1的制法中，藉由该支撑胶15的布设以形成该凹面区160，而有利于其内塡充该绝缘材17，再于该绝缘材17内形成该些第一与第二导电盲孔181,182，使该线路层18能电性连接该第一与第二半导体组件11,12。
然而，于形成该封装层16后，该支撑胶15容易受该封装层16的侧向力压迫而产生位移和变形，如图1G’所示，因而覆盖该第二半导体组件12的电极垫120，致使该凹面区160变形，导致于制作该些第一与第二导电盲孔181,182时无法与该第二半导体组件12的电极垫120精准对位，造成制程良率下降，甚至产品损失。
此外，该支撑胶15利用点胶方式形成于该第二半导体组件12的边缘，因而容易产生气室（void）V，而导致该支撑胶15更容易受该封装层16的侧向力压迫而产生位移和变形，造成制程良率下降。
因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的种种缺失，本发明的主要目的为提供一种半导体封装件及其制法，能避免该支撑材覆盖该第二半导体组件而使导电盲孔无法对位的情况发生。
本发明的半导体封装件，包括：封装层，其具有相对的第一表面与第二表面，且该第一表面的部分为凹面区；第二半导体组件，其嵌埋于该凹面区中，且该第二半导体组件具有相对的第二作用面与第二非作用面；至少一第一半导体组件，其位于该凹面区中并叠设于该第二半导体组件上，且该第一半导体组件具有相对的第一作用面与第一非作用面，又该第二半导体组件的宽度大于该第一半导体组件的宽度，以令该第二半导体组件的部分表面外露于该凹面区；绝缘材，其设于该凹面区中，使该绝缘材包覆该第一半导体组件及覆盖该第二半导体组件；多个导电盲孔，其设于该绝缘材中且分别电性连接该第一与第二半导体组件；以及线路层，其设于该绝缘材上且电性连接该些导电盲孔。
本发明还提供一种半导体封装件的制法，其包括：提供一承载件，其上设有至少一第一半导体组件，该第一半导体组件上堆栈有第二半导体组件，且该第二半导体组件的宽度大于该第一半导体组件的宽度，又该第一半导体组件具有相对的第一作用面与第一非作用面，而该第二半导体组件具有相对的第二作用面与第二非作用面；形成支撑材于该承载件与该第二半导体组件之间，且该支撑材包覆该第一半导体组件的周围；形成封装层于该承载件上以包覆该支撑材与该第二半导体组件，该封装层具有相对的第一表面与第二表面，该第一表面结合该承载件；移除该承载件与该支撑材，以外露该封装层的第一表面，且该封装层的第一表面形成有凹面区，使该第一半导体组件位于该凹面区中以外露于该封装层的第一表面，而该第二半导体组件外露于该凹面区；形成绝缘材于该凹面区中，使该绝缘材包覆该第一半导体组件及覆盖该第二半导体组件；以及形成多个导电盲孔于该绝缘材中，且形成线路层于该绝缘材上，使该些导电盲孔电性连接该线路层、第一与第二半导体组件。
前述的半导体封装件及其制法中，该第一半导体组件的位置位于该第二半导体组件的面积范围内。
前述的半导体封装件及其制法中，该第一作用面结合该承载件，且该第一非作用面结合该第二半导体组件，而于移除该承载件后，该第一作用面外露于该封装层的第一表面以电性连接该些导电盲孔。
前述的半导体封装件及其制法中，该第二作用面结合该第一半导体组件，且于移除该承载件与该支撑材后，该第二作用面外露于该凹面区以电性连接该些导电盲孔。例如，该第二半导体组件的第二非作用面外露于该封装层的第二表面。
前述的半导体封装件及其制法中，该绝缘材还设于该封装层的第一表面上，且该第二半导体组件的宽度小于该凹面区的最大宽度。
另外，前述的半导体封装件及其制法中，还包括形成线路重布结构于该线路层与该绝缘材上，且该线路重布结构电性连接该线路层。
由上可知，本发明的半导体封装件及其制法，主要利用形成暂时性支撑材包覆该第一半导体组件的周围，待形成该封装层后，先移除该承载件与该支撑材以形成凹面区，再形成该绝缘材于该凹面区中，因而能避免该支撑材覆盖该第二半导体组件的电极垫的情况，所以相较于现有技术，本发明能有效地使该些导电盲孔电性连接该第一与第二半导体组件，以提升制程良率。
附图说明
图1A至图1G为现有半导体封装件的制法的剖面示意图；其中，图1G’为图1C的实际情况；
图2A至图2H为本发明的半导体封装件的制法的第一实施的剖面示意图；其中，图2C’为图2C的另一实施例，图2H’及图2H”为图2H的其它不同实施例；以及
图3A至图3B为本发明的半导体封装件的制法的第二实施的剖面示意图；其中，图3A’为图3A的另一实施例。
符号说明
1,2,2’,2”,3 半导体封装件
10,20 承载件
100,200 粘着层
11,21,31,31’ 第一半导体组件
11c,21c 侧面
12,22 第二半导体组件
120 电极垫
13 间隙
14,24 结合层
15 支撑胶
16,26 封装层
160,260,260’ 凹面区
17,27 绝缘材
18,28 线路层
181,281 第一导电盲孔
182,282 第二导电盲孔
19,29’ 导电组件
21a 第一作用面
21b 第一非作用面
210 第一电极垫
22a 第二作用面
22b 第二非作用面
220 第二电极垫
23 半导体结构
25 支撑材
26a 第一表面
26b,26b’ 第二表面
260a 侧部
260b 底部
260c 开口
271 第一盲孔
272 第二盲孔
29 线路重布结构
290 介电层
291 线路
292 导电盲孔
30 绝缘保护层
A,w,r,r’ 宽度
D 口径
S 切割路径
V 气室。
具体实施方式
以下藉由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
图2A至图2H为本发明的半导体封装件2的制法的第一实施例的剖面示意图。
如图2A所示，提供一承载有半导体结构23的承载件20，该半导体结构23为相叠的一第一半导体组件21与一第二半导体组件22，且该第二半导体组件22的宽度r（或面积）大于该第一半导体组件21的宽度w（或面积）。
于本实施例中，该承载件20具有一粘着层200以粘接该半导体结构23，且先置放该第一半导体组件21于该粘着层200上，再堆栈单一该第二半导体组件22于单一该第一半导体组件21上。
此外，该第一半导体组件21为芯片，其具有相对的第一作用面21a与第一非作用面21b，该第一作用面21a具有多个第一电极垫210，且该第一半导体组件21以其该第一作用面21a结合该承载件20的粘着层200。
又，该第二半导体组件22为芯片，其具有相对的第二作用面22a与第二非作用面22b，该第二作用面22a具有多个第二电极垫220，且该第二半导体组件22以其第二作用面22a结合该第一半导体组件21的第一非作用面21b。较佳地，该第二半导体组件22的第二作用面22a藉由一结合层24结合该第一半导体组件21的第一非作用面21b，其中，该结合层24可形成于该第一非作用面21b的部分区域（如图2A所示）或全部区域（如图3A所示）上。
另外，形成该粘着层200的材质为离形材质，如热剥离胶带（Thermal ReleaseTape）或光解胶膜（UV Release Tape），且形成该结合层24的材质为压克力型（Acryclic）胶材。
如图2B所示，形成支撑材25于该第二半导体组件22的第二作用面22a与该粘着层200之间，且该支撑材25包覆该第一半导体组件21的周围。
于本实施例中，该支撑材25延伸超出该第二半导体组件22的宽度r，以利于支撑该第二半导体组件22，且该支撑材25结合该第一半导体组件21的侧面21c，也就是该支撑材25与该第一半导体组件21的侧面21c之间没有间隙，更有利于支撑该第二半导体组件22。
此外，通过以点胶（Dispensing）方式形成该支撑材25，且其为暂时性材质，如光阻或压克力型（Acryclic）胶材，其中，由于光阻粘度的可调性较大，所以于后续制程中，可使该支撑材25不易发生位移和变形。
如图2C所示，形成一封装层26于该承载件20的粘着层200上以包覆该支撑材25与该第二半导体组件22，且该封装层26具有相对的第一表面26a与第二表面26b，该第一表面26a结合该承载件20的粘着层200。
于本实施例中，该封装层26的第一表面26a齐平该第一半导体组件21的第一作用面21a，且该第二半导体组件22嵌埋于该封装层26的第二表面26b内侧，使该封装层26的第二表面26b覆盖该第二半导体组件22的第二非作用面22b。
此外，于另一实施例中，该封装层26的第二表面26b’可外露该第二半导体组件22的第二非作用面22b。如图2C’所示，该封装层26的第二表面26b’齐平该第二半导体组件22的第二非作用面22b，使该第二半导体组件22的第二非作用面22b外露于该封装层26的第二表面26b’上。
如图2D所示，移除该承载件20、粘着层200与支撑材25，以外露该封装层26的第一表面26a，且该封装层26的第一表面26a形成有一凹面区260，使该第一半导体组件21位于该凹面区260中，而该第二半导体组件22的第二作用面22a外露于该凹面区260。
于本实施例中，藉由该粘着层200的离形特性以移除该承载件20，且利用化学剥离液（Stripper Chemicals）或电浆（plasma）方式清理移除该支撑材25。
此外，该凹面区260具有相接的侧部260a与底部260b及相对该底部260b的开口260c，且因该凹面区260由该支撑材25所造成，并由于该支撑材25延伸超出该第二半导体组件22的宽度r，所以该开口260c的口径D大于该底部260b的宽度A，及该第二半导体组件22的宽度r小于或等于该底部260b的宽度A，即该第二半导体组件22的宽度r小于该凹面区260的最大宽度（如口径D）。
又，该第一半导体组件21的第一作用面21a（含该第一电极垫210）外露于该封装层26的第一表面26a，且该第二半导体组件22的第二作用面22a（含该第二电极垫220）外露于该凹面区260的底部260b与该封装层26的第一表面26a。
另外，依该支撑材25的布设范围，该第二半导体组件22的第二作用面22a凸出于该凹面区260的底部260b；于其它实施例中，该第二半导体组件22的第二作用面22a亦可齐平该凹面区260’的底部260b，如图2H”所示。
如图2E所示，形成绝缘材27于该封装层26的第一表面26a上及于该凹面区260中，使该绝缘材27包覆该第一半导体组件21的第一作用面21a与侧面21c及覆盖该第二半导体组件22的第二作用面22a，且使该第二半导体组件的第二作用面22a结合该绝缘材27。
于本实施例中，通过以涂布方式或其它方式制作该绝缘材27，且该绝缘材27为单一构成，即于单一制程中使用一种材质完成的结构。于其它实施例中，该绝缘材27也可为多材质构成，即先以一种材质填充该凹面区260，再以另一种材质形成于该封装层26的第一表面26a上。
此外，该绝缘材27为如聚酰亚胺（Polyimide,PI）的液态型有机材（liquidorganic）或其它材质（如SiO2、SiNX），可视为钝化层（passivation layer）。
如图2F所示，形成多个第一盲孔271与第二盲孔272于该绝缘材27中，且令该第一半导体组件21的第一电极垫210外露于该第一盲孔271，而该第二半导体组件22的第二电极垫220外露于该第二盲孔272。
于本实施例中，通过以曝光与显影制程制作该第一盲孔271与该第二盲孔272。
此外，可先制作孔深较浅的该第一盲孔271，再制作孔深较深的第二盲孔272；或者，该第一盲孔271与该第二盲孔272亦可同时制作。
如图2G所示，形成多个第一导电盲孔281于该第一盲孔271中，且形成多个第二导电盲孔282于该第二盲孔272中，并形成一线路层28于该绝缘材27上，使该线路层28藉由该些第一导电盲孔281电性连接该第一电极垫210、及藉由该些第二导电盲孔282电性连接该第二电极垫220。
接着，形成一绝缘保护层30于该线路层28与该绝缘材27上，且外露该线路层28，以形成多个如焊球的导电组件29’于该线路层28的外露表面上，供外接其它电子组件。
如图2H所示，沿如图2G所示的切割路径S进行切单制程，以制成多个半导体封装件2。
此外，若接续图2C’的制程，将制成如图2H’所示的半导体封装件2’。
又，于另一实施例中，如图2H”所示的半导体封装件2”，可先形成一线路重布结构29于该线路层28与该绝缘材27上，且该线路重布结构29电性连接该线路层28，之后再形成该些导电组件29’及进行切单制程。详细地，该线路重布结构29具有至少一介电层290、结合该介电层290的线路291及位于该介电层290中的导电盲孔292，使该线路291藉由该导电盲孔292电性连接该线路层28，且该绝缘保护层30形成于该线路重布结构29上而外露该线路291，以令该些导电组件29’设于该线路291的外露表面上。
图3A至图3B为本发明的半导体封装件3的制法的第二实施例的剖面示意图。本实施例与第一实施例的差异仅在于该半导体结构23的实施例，其它制程大致相同，所以以下仅说明相异处。
如图3A所示，设置多个第一半导体组件31于该承载件20上，再堆栈该第二半导体组件22于该些第一半导体组件31上，使该些第一半导体组件31支撑单一该第二半导体组件22。
于本实施例中，该些第一半导体组件31的位置位于该第二半导体组件22的宽度r’范围内。
此外，该些第一半导体组件31为相同规格；或者，如图3A’所示，该些第一半导体组件31,31’的至少二者为相异规格。
如图3B所示，进行如图2B至图2H所示的制程，以制成该半导体封装件3。
本发明的制法中，藉由该支撑材25作为暂时性材质，以于形成该封装层26后，即移除该支撑材25，再塡充该绝缘材27于该凹面区260,260’中，所以于制作该第一盲孔271与第二盲孔272时，该支撑材25不会覆盖该第二半导体组件22的第二电极垫220，使该第一盲孔271与第二盲孔272能精准地与该第一与第二电极垫210,220对位。
此外，即使该支撑材25受该封装层26的侧向力压迫而产生位移和变形，于制作该第一盲孔271与第二盲孔272时，因已移除该支撑材25，所以该第二电极垫220仍不会被该支撑材25覆盖。
又，藉由该支撑材25结合该第一半导体组件21的侧面21c，以提供结构强度较强的支撑材25，所以即使该支撑材25受该封装层26的侧向力压迫，也只会产生轻微形变，也就是该凹面区260,260’的变形量在误差范围内，使该封装层26仍不会覆盖该第二半导体组件22的第二电极垫220。
因此，相较于现有技术，本发明的制法因先移除该支撑材25，再形成该绝缘材27，因而能避免该支撑材25覆盖该第二半导体组件22的第二电极垫220的问题，所以该第一盲孔271与第二盲孔272能精准地与该第一与第二电极垫210,220对位，使该些第一与第二导电盲孔281,282能有效地电性连接该第一与第二电极垫210,220，以提升制程良率。
本发明提供一种半导体封装件2,2’,2”,3，包括：一具有一凹面区260,260’的封装层26、嵌埋于该凹面区260,260’中的一第二半导体组件22、位于该凹面区260,260’中并叠设于该第二半导体组件22上的至少一第一半导体组件21、设于该凹面区260,260’中的绝缘材27、设于该绝缘材27中的多个第一与第二导电盲孔281,282、以及设于该绝缘材27上的一线路层28。
所述的封装层26具有相对的第一表面26a与第二表面26b，且该凹面区260,260’设于该第一表面26a上。
所述的第一半导体组件21具有相对的第一作用面21a与第一非作用面21b，该第一作用面21a与该封装层26的第一表面26a同侧。
所述的第二半导体组件22嵌埋于该封装层26中且具有相对的第二作用面22a与第二非作用面22b，该第二作用面22a结合于该第一非作用面21b上，且该第二半导体组件22的宽度r,r’大于该第一半导体组件21的宽度w并小于或等于该底部260b的宽度A，以令该第二半导体组件22的第二作用面22a外露于该凹面区260,260’以结合该绝缘材27。
所述的绝缘材27还设于该封装层26的第一表面26a上并包覆该第一半导体组件21及覆盖该第二半导体组件22的第二作用面22a。
所述的第一导电盲孔281电性连接该第一半导体组件21的第一作用面21a。
所述的第二导电盲孔282电性连接该第二半导体组件22的第二作用面22a。
所述的线路层28电性连接该第一与第二导电盲孔281,282。
于一实施例中，该凹面区260中设有多个该第一半导体组件31,31’，且该些第一半导体组件31,31’支撑该第二半导体组件22，又该些第一半导体组件31,31’的位置位于该第二半导体组件22的宽度r’（或面积）范围内。
于一实施例中，该第二半导体组件22的第二非作用面22b’外露于该封装层26的第二表面26b。
于一实施例中，所述的半导体封装件2”还包括一线路重布结构29，设于该线路层28与该绝缘材27上且电性连接该线路层28。
综上所述，本发明的半导体封装件及其制法，藉由该支撑材作为暂时性材质而包覆该第一半导体组件，以提供强度较强的结构，所以于形成该封装层后，不易受该封装层的侧向力压迫而产生位移和变形，且先移除该支撑材，再形成该绝缘材，因而能避免该支撑材覆盖该第二半导体组件的第二电极垫的情况，使该些第一与第二导电盲孔能有效地电性连接该第一与第二电极垫，以提升制程良率。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (14)

1.一种半导体封装件，包括：
封装层，其具有相对的第一表面与第二表面，且该第一表面的部分为凹面区；
第二半导体组件，其嵌埋于该凹面区中，且该第二半导体组件具有相对的第二作用面与第二非作用面；
至少一第一半导体组件，其位于该凹面区中并叠设于该第二半导体组件上，且该第一半导体组件具有相对的第一作用面与第一非作用面，又该第二半导体组件的宽度大于该第一半导体组件的宽度，以令该第二半导体组件的部分表面外露于该凹面区；
绝缘材，其设于该封装层的第一表面上及该凹面区中，使该绝缘材包覆该第一半导体组件及覆盖该第二半导体组件；
多个导电盲孔，其设于该绝缘材中且分别电性连接该第一与第二半导体组件；以及
线路层，其设于该绝缘材上且电性连接该些导电盲孔。
2.根据权利要求1所述的半导体封装件，其特征在于，该第一半导体组件的位置位于该第二半导体组件的面积范围内。
3.根据权利要求1所述的半导体封装件，其特征在于，该第一作用面与该封装层的第一表面同侧，使该第一作用面电性连接该些导电盲孔，且该第一非作用面结合该第二半导体组件。
4.根据权利要求1所述的半导体封装件，其特征在于，该第二作用面结合该第一半导体组件且覆盖有该绝缘材，使该第二作用面电性连接该些导电盲孔。
5.根据权利要求4所述的半导体封装件，其特征在于，该第二半导体组件的第二非作用面外露于该封装层的第二表面。
6.根据权利要求1所述的半导体封装件，其特征在于，该第二半导体组件的宽度小于该凹面区的最大宽度。
7.根据权利要求1所述的半导体封装件，其特征在于，该半导体封装件还包括线路重布结构，其设于该线路层与该绝缘材上且电性连接该线路层。
8.一种半导体封装件的制法，包括：
提供一承载件，其上设有至少一第一半导体组件，该第一半导体组件上堆栈有第二半导体组件，且该第二半导体组件的宽度大于该第一半导体组件的宽度，又该第一半导体组件具有相对的第一作用面与第一非作用面，而该第二半导体组件具有相对的第二作用面与第二非作用面；
形成支撑材于该承载件与该第二半导体组件之间，且该支撑材包覆该第一半导体组件的周围；
形成封装层于该承载件上以包覆该支撑材与该第二半导体组件，该封装层具有相对的第一表面与第二表面，该第一表面结合该承载件；
移除该承载件与该支撑材，以外露该封装层的第一表面，且该封装层的第一表面形成有凹面区，使该第一半导体组件位于该凹面区中以外露于该封装层的第一表面，而该第二半导体组件外露于该凹面区；
形成绝缘材于该封装层的第一表面上及该凹面区中，使该绝缘材包覆该第一半导体组件及覆盖该第二半导体组件；以及
形成多个导电盲孔于该绝缘材中，且形成线路层于该绝缘材上，使该些导电盲孔电性连接该线路层、第一与第二半导体组件。
9.根据权利要求8所述的半导体封装件的制法，其特征在于，该第一半导体组件的位置位于该第二半导体组件的面积范围内。
10.根据权利要求8所述的半导体封装件的制法，其特征在于，该第一作用面结合该承载件，且该第一非作用面结合该第二半导体组件，而于移除该承载件后，该第一作用面外露于该封装层的第一表面以电性连接该些导电盲孔。
11.根据权利要求8所述的半导体封装件的制法，其特征在于，该第二作用面结合该第一半导体组件，且于移除该承载件与该支撑材后，该第二作用面外露于该凹面区以电性连接该些导电盲孔。
12.根据权利要求11所述的半导体封装件的制法，其特征在于，该第二半导体组件的第二非作用面外露于该封装层的第二表面。
13.根据权利要求8所述的半导体封装件的制法，其特征在于，该第二半导体组件的宽度小于该凹面区的最大宽度。
14.根据权利要求8所述的半导体封装件的制法，其特征在于，该制法还包括形成线路重布结构于该线路层与该绝缘材上，且该线路重布结构电性连接该线路层。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108335986B (zh) * 2017-09-30 2021-04-06 中芯集成电路（宁波）有限公司 一种晶圆级系统封装方法
TWI673834B (zh) * 2018-09-26 2019-10-01 矽品精密工業股份有限公司 電子封裝件及其製法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101145558A (zh) * 2006-09-12 2008-03-19 日月光半导体制造股份有限公司 可堆叠式半导体封装结构及其制造方法
CN101150075A (zh) * 2007-10-31 2008-03-26 日月光半导体制造股份有限公司 承载器及其制造方法
TW201225247A (en) * 2010-12-07 2012-06-16 Unimicron Technology Corp Coreless and multi-chip stack package structure and method of forming same
CN103515325A (zh) * 2012-06-22 2014-01-15 矽品精密工业股份有限公司 半导体封装件及其制法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI446501B (zh) * 2012-01-20 2014-07-21 矽品精密工業股份有限公司 承載板、半導體封裝件及其製法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101145558A (zh) * 2006-09-12 2008-03-19 日月光半导体制造股份有限公司 可堆叠式半导体封装结构及其制造方法
CN101150075A (zh) * 2007-10-31 2008-03-26 日月光半导体制造股份有限公司 承载器及其制造方法
TW201225247A (en) * 2010-12-07 2012-06-16 Unimicron Technology Corp Coreless and multi-chip stack package structure and method of forming same
CN103515325A (zh) * 2012-06-22 2014-01-15 矽品精密工业股份有限公司 半导体封装件及其制法

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