CN104851782A - 一种4H-SiC UMOSFET栅槽的制作方法 - Google Patents
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Abstract
本发明属于半导体功率器件技术领域。为了克服现有方法制作的SiC UMOSFET器件栅槽侧壁陡直性低、底部具有子沟槽及表面粗糙度高的缺点，提供一种4H-SiC UMOSFET栅槽的制作方法。该方法包括：首先在位于半导体衬底上的半导体外延层表面形成第一介质层，半导体外延层的材料为碳化硅；在第一介质层表面生长第二介质层；在第二介质层上涂覆光刻胶，以光刻胶为掩膜刻蚀第二介质层，形成栅槽区域窗口；去胶后，以第二介质层为掩膜刻蚀第一介质层；清除第二介质层，以第一介质层作为刻蚀栅槽掩膜，利用ICP技术对半导体外延层进行刻蚀栅槽，刻蚀气体包括SF6、O2及Ar，SF6和Ar的气体流量比例为2:1，O2含量为45％～50％；清除第一介质层形成U型栅槽；适用于制作SiC UMOSFET栅槽。
Description
技术领域
本发明属于半导体功率器件技术领域，涉及一种4H-SiC UMOSFET栅槽的制作方法。
背景技术
碳化硅(SiC)由于其具有大禁带宽度、高临界击穿电场、高热导率和高电子饱和漂移速度的优点，因此SiC在大功率、高温及高频的电力电子领域有着非常广阔的应用前景。另外，SiC的制作技术优于其他宽禁带半导体，已经发展到可以生产大多数半导体器件的水平，外延层生长、原味掺杂和离子注入以及热氧化、刻蚀和欧姆接触，都可以用在SiC上。
目前在以SiC为半导体衬底的场效应管中，垂直MOSFET的种类较多，应用范围也较为广泛。在设计SiC垂直MOSFET过程中，导通电阻和击穿电压是其关键参数。
SiC UMOSFET是一种垂直MOSFET，UMOSFET即U型槽栅MOS场效应晶体管(UMOSFET-trench gate MOSFET)。由于UMOSFET没有JFET区，因此该类结构的晶体管能够有效减小导通电阻，并且由于电流垂直流过沟道，可以有效提高沟道迁移率。然而，如图1所示，现有的SiC UMOSFET栅槽存在以下问题：(1)侧壁陡直性低。为避免金属掩膜易引起的微掩膜，现有技术中大多使用SiO2介质作为掩膜，然而SiO2掩膜2会带来刻蚀选择比很难提高的问题，因此不易形成非常陡直的侧壁表面形貌。图1中的侧壁3即为斜面，而非陡直表面。如图2所示是理想器件的栅槽结构，其侧壁3为陡直侧壁。(2)底部具体子沟槽。U型槽一般通过干法刻蚀RIE形成，通过RIE形成的U型槽底部通常会在U型槽底部两侧各产生一个呈V型凹陷状的子沟槽4，而理想的器件的栅槽底部为宽而平的形状。当现有器件工作在反向状态时，子沟槽4处出现电场集中，栅介质很容易在此处发生击穿，导致整个器件击穿电压降低。(3)表面粗糙度高。在不同工艺条件下，有时因为去除刻蚀产物的气体占刻蚀气体总量降低，使得表面聚合物的去除速度减慢，这都使得表面聚合物增多，从而导致表面粗糙度增大，阻碍其应用。为了使得SiC UMOSFET器件得到实际应用，必须使SiC UMOSFET栅槽具有非常陡直的侧壁表面形貌、宽而平的底部以及低表面粗糙度。因此，亟需一种能够克服以上缺点的具有良好形貌SiC UMOSFET槽栅的制造方法。
发明内容
本发明所要解决的技术问题是为了克服现有SiC UMOSFET器件中栅槽侧壁陡直性低、底部具有子沟槽及表面粗糙度高的缺点，提供一种4H-SiC UMOSFET栅槽的制作方法，该方法制 作的UMOSFET栅槽侧壁陡直、底部无子沟槽且底部边角圆滑。
本发明解决其技术问题所采用的技术方案是：一种4H-SiC UMOSFET栅槽的制作方法，包括以下步骤：
A.在位于4H-SiC半导体衬底上的半导体外延层表面生长第一介质层，所述半导体外延层的材料为碳化硅，半导体外延层与半导体衬底的掺杂类型相同；
B.在第一介质层表面生长第二介质层；
C.在第二介质层上涂覆光刻胶，并对光刻胶进行曝光及显影，以光刻胶为掩膜刻蚀第二介质层，形成栅槽区域窗口；
D.去胶后，以剩下的第二介质层为掩膜刻蚀第一介质层；
E.清除第二介质层，以第一介质层作为刻蚀栅槽掩膜，利用感应耦合等离子体刻蚀技术对半导体外延层进行刻蚀栅槽，所述刻蚀气体包括SF6、O2以及Ar，SF6和Ar的气体流量比例为2:1，O2含量的变化范围为45％～50％；
F.清除第一介质层形成U型栅槽。
具体的，所述第一介质层的材质为SiO2或SiN，所述第一介质层和半导体外延层的刻蚀选择比高于3。
进一步的，所述第二介质层的材质为非晶硅。
进一步的，所述第二介质层和第一介质层的刻蚀选择比高于20。
具体的，步骤E中的刻蚀条件如下：压强为0.3～0.5Pa，温度为20℃，ICP源功率为700～800W，RF功率为100～200W。
本发明的有益效果是：本发明得到的栅槽侧壁比较陡直、底部不存在子沟槽且底部边角尽量圆滑、各向异性好，此外该方法对侧壁和底部损伤较小；由于不存在子沟槽，有效改善器件反向击穿特性；由于栅槽表面粗糙度低，因此有效减少SiC/SiO2界面的缺陷，提升器件正向开启性能；此外，该方法不会增加工艺难度，且不会增加制作成本。本发明适用于制作SiC UMOSFET栅槽。
附图说明
图1是现有的SiC UMOSFET栅槽的结构示意图；
图2是理想的SiC UMOSFET栅槽的结构示意图；
图3是本发明的流程图；
图4是的在半导体衬底上生长第一介质层和第二介质层的结构示意图；
图5是的实施例步骤4的结构示意图；
图6是最终样品的SEM测试图；
图7是最终样品的AFM测试图；
图8是刻蚀气体不包括氩气时的一种形貌图；
图9是刻蚀气体包括氩气时的一种形貌图；
其中，1为半导体外延层，2为SiO2掩膜，3为侧壁，4为子沟槽，5是第一介质层，6是第二介质层。
具体实施方式
下面结合附图及实施例，详细描述本发明的技术方案。
如图3所示，本发明的4H-SiC UMOSFET栅槽的制作方法，首先需要在位于4H-SiC半导体衬底上的半导体外延层表面形成第一介质层，所述半导体外延层的材料为碳化硅，半导体外延层与半导体衬底表面的掺杂类型相同；而后，在第一介质层表面生长第二介质层；接着，在第二介质层上涂覆光刻胶，以光刻胶为掩膜刻蚀第二介质层，形成栅槽区域窗口；去胶后，以第二介质层为掩膜刻蚀第一介质层；清除第二介质层，以第一介质层作为刻蚀栅槽掩膜，利用感应耦合等离子体刻蚀技术对半导体外延层进行刻蚀栅槽，使用的刻蚀气体包括SF6、O2以及Ar，其中，SF6和Ar的气体流量比例为2:1，O2含量的变化范围为45％～50％；最后，清除第一介质层形成4H-SiC UMOSFET栅槽。
4H-SiC UMOSFET作为压控制型功率器件，具有栅极驱动电路简单，开关时间短，功率密度大，转换效率高的优点，在高温、高功率、高频、抗辐照领域具有广阔的应用前景。
实施例
本例中，一种4H-SiC UMOSFET栅槽的制作方法，具体为：
1.选取4H-SiC作为半导体衬底，所述半导体衬底上设有半导体外延层，半导体外延层的材料为碳化硅1，半导体衬底与其外延层具有相同导电类型，均为n型或p型。所需栅槽 位于半导体外延层内。此外还可以采用其他半导体衬底掺杂实现相同的技术效果。
半导体外延层的材料只限定于SiC，是由SiC本身材料特性决定的，因为SiC极易形成子沟槽。且本发明着重探究的就是针对SiC进行的形貌良好的栅槽制作技术。
2.清洗半导体外延层，在半导体外延层表面生长材质为SiO2的第一介质层5，第一介质层5作为半导体衬底刻蚀栅槽的硬掩膜。
本例中选取工业中常用的厚度为2μm的SiO2做第一介质层，如此可以避免金属掩膜易引起的微掩膜，又可以避免金属去除不干净对器件性能的影响，但另一方面会存在刻蚀选择比很难提高的问题，因此需要后续条件工艺条件来改善。
3.在第一介质层5表面生长非晶硅材质的第二介质层6，对第二介质层6进行刻蚀形成栅槽区域窗口，并以第二介质层6作为刻蚀第一介质层5的掩膜，其结构如图4所示。
4.在第二介质层6上涂覆光刻胶，并对光刻胶进行曝光及显影，以光刻胶为掩膜刻蚀第二介质层，形成栅槽区域窗口；去除光刻胶后，以剩下的第二介质层为掩膜刻蚀第一介质层至半导体外延层表面。刻蚀后形貌如图5所示。所述第二介质层和第一介质层的刻蚀选择比高于20。
5.清除第二介质层即清除SiO2表面的非晶硅，以第一介质层作为刻蚀栅槽掩膜，利用感应耦合等离子体刻蚀(ICP)技术对4H-SiC半导体衬底进行刻蚀形成栅槽，刻蚀压强为0.3～0.5Pa，温度为20℃，ICP源功率为700～800W，偏压(RF)功率为100～200W；刻蚀气体包括SF6(六氟化硫)、O2(氧气)以及Ar(氩气)，其中，SF6和Ar的气体流量比例为2:1，O2含量的变化范围为45％～50％。所述SiO2和碳化硅外延层的刻蚀选择比高于3，刻蚀速率约500nm/min。
本技术方案之所以能够得到侧壁陡直性好栅槽形貌，与加入的Ar密切相关。固定SF6＝50sccm，O2＝20sccm，压强为0.4Pa，温度为20℃，ICP源功率为600W，RF功率为50W。当刻蚀气体仅采用SF6和O2时，陡直性非常差，在相同的刻蚀选择比的情况下，加入Ar离子的刻蚀陡直性比无Ar离子的刻蚀陡直性好很多。这是因为Ar离子作为重离子，在相同偏压下会对侧壁生成的残留聚合物的去除效果更好，且纵向轰击作用更强，使得陡直性更好。图8和图9分别给出了有无Ar时，沟槽侧壁显示出的不同形貌。从两者相互对比可以发现，无Ar离子时同样存在严重的子沟槽，且有氩气时制作的栅槽的陡直性比无氩气时的要好很多。说明Ar离子并不是导致子沟槽的直接原因。
所采用的是德国Sentech公司生产的SI500系列ICP刻蚀机。通过利用源功率、偏压功率、压强等对刻蚀效果尤其是刻蚀速率和刻蚀选择比的影响，调节各项参数，使沟槽侧壁及底部两侧子沟槽得以改善。与现有最接近技术相比，本发明不仅刻蚀气体中不仅引入Ar，还对其他参数进行了仔细调节(源功率、偏压功率、压强和氧气含量)，尤其是对氧气含量的调节。因为随着氧气含量的提高，不仅刻蚀选择比增大，而且子沟槽也得到有效消除，但是氧气含量的提高又会使表面粗糙度增大，所以必须折中考虑，最终确定氧气含量的变化范围为45％～50％。
6.清除第一介质层形成4H-SiC UMOSFET栅槽。
图6和图7分别是最终样品的SEM测试图及AFM测试图；通过刻蚀后形成的栅槽形貌与表面粗糙度分别通过扫描电子显微镜(SEM)和原子力显微镜(AFM)进行表征；可以看出通过本技术方案的方法所得到的样品侧壁陡直，无子沟槽，底部边角圆滑，表面粗糙度低，RMS表面粗糙度<0.4nm。
综上可知，本技术方案通过调节ICP功率、RF偏压功率、气体压强以及氧气含量的大小，得到SiC刻蚀速率随着ICP功率和RF偏压功率的增大而增加；随着气体压强的增大刻蚀选择比降低；而随着氧气含量的提高，不仅刻蚀选择比增大，而且子沟槽也得到有效消除，最终得到具有高陡直性且无子沟槽的U型栅槽。
Claims (5)
1.一种4H-SiC UMOSFET栅槽的制作方法，其特征在于，包括以下步骤：
A.在位于4H-SiC半导体衬底上的半导体外延层表面生长第一介质层，所述半导体外延层的材料为碳化硅，半导体外延层与半导体衬底的掺杂类型相同；
B.在第一介质层表面生长第二介质层；
C.在第二介质层上涂覆光刻胶，并对光刻胶进行曝光及显影，以光刻胶为掩膜刻蚀第二介质层，形成栅槽区域窗口；
D.去除光刻胶后，以剩下的第二介质层为掩膜刻蚀第一介质层；
E.清除第二介质层，以第一介质层作为刻蚀栅槽掩膜，利用感应耦合等离子体刻蚀技术对半导体外延层进行刻蚀栅槽，所述刻蚀气体包括SF6、O2以及Ar，其中，SF6和Ar的气体流量比例为2:1，O2含量的变化范围为45％～50％；
F.清除第一介质层形成U型栅槽。
2.如权利要求1所述的一种4H-SiC UMOSFET栅槽的制作方法，其特征在于，所述第一介质层的材质为SiO2或SiN，所述第一介质层和半导体外延层的刻蚀选择比高于3。
3.如权利要求2所述的一种4H-SiC UMOSFET栅槽的制作方法，其特征在于，所述第二介质层的材质为非晶硅。
4.如权利要求3所述的一种4H-SiC UMOSFET栅槽的制作方法，其特征在于，所述第二介质层和第一介质层的刻蚀选择比高于20。
5.如权利要求1所述的一种4H-SiC UMOSFET栅槽的制作方法，其特征在于，步骤E中的刻蚀条件如下：压强为0.3～0.5Pa，温度为20℃，ICP源功率为700～800W，RF功率为100～200W。
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| C06 | Publication | ||
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
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Granted publication date: 20180119 Termination date: 20210409 |
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