CN111128717A - 一种碳化硅沟槽结构的制造方法 - Google Patents

一种碳化硅沟槽结构的制造方法 Download PDF

Info

Publication number
CN111128717A
CN111128717A CN201811273390.4A CN201811273390A CN111128717A CN 111128717 A CN111128717 A CN 111128717A CN 201811273390 A CN201811273390 A CN 201811273390A CN 111128717 A CN111128717 A CN 111128717A
Authority
CN
China
Prior art keywords
etching
mask layer
etching mask
groove
silicon carbide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811273390.4A
Other languages
English (en)
Other versions
CN111128717B (zh
Inventor
郑昌伟
龚芷玉
张文杰
赵艳黎
李诚瞻
戴小平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhuzhou CRRC Times Semiconductor Co Ltd
Original Assignee
Zhuzhou CRRC Times Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhuzhou CRRC Times Electric Co Ltd filed Critical Zhuzhou CRRC Times Electric Co Ltd
Priority to CN201811273390.4A priority Critical patent/CN111128717B/zh
Publication of CN111128717A publication Critical patent/CN111128717A/zh
Application granted granted Critical
Publication of CN111128717B publication Critical patent/CN111128717B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827Vertical transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356Disposition, e.g. buried gate electrode
    • H01L29/4236Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明公开了一种碳化硅沟槽结构的制造方法,包括如下步骤,在碳化硅晶圆表面上生长第一刻蚀掩膜层;在碳化硅晶圆待制作沟槽区域的上方形成光刻胶;生长覆盖第一刻蚀掩膜层和光刻胶的第二刻蚀掩膜层;去除位于光刻胶上的部分第二刻蚀掩膜层和光刻胶,并形成第二刻蚀掩膜层的沟槽刻蚀窗口;利用带有沟槽刻蚀窗口的第二刻蚀掩膜层对第一刻蚀掩膜层进行刻蚀,形成第一刻蚀掩膜层的沟槽刻蚀窗口;分别以带有沟槽刻蚀窗口的第一、二刻蚀掩膜层为掩膜进行初步刻蚀和二次刻蚀,以形成目标沟槽。本发明实现了高深宽比、侧壁垂直且底部圆滑的碳化硅沟槽结构的制造,同时还实现了高速率刻蚀。

Description

一种碳化硅沟槽结构的制造方法
技术领域
本发明属于半导体器件制造技术领域,特别涉及一种碳化硅沟槽结构的制造方法。
背景技术
碳化硅(SiC)作为第三代宽禁带半导体材料的代表之一,由于其优良的材料性能,在高温高压高功率等应用中具有硅材料无法比拟的优势。以碳化硅材料制备的功率器件已成为目前半导体领域的研究热点之一。碳化硅功率器件包括沟槽结构器件,如沟槽栅MOSFET、沟槽栅IGBT等。然而,由于SiC材料的高硬度和化学稳定性,对沟槽结构器件使用湿法腐蚀工艺的难度大大增加,同时采用湿法腐蚀工艺的腐蚀精度也难以满足器件制造的需求,因此干法刻蚀是制作SiC沟槽的首选工艺。通过干法刻蚀形成的SiC沟槽一般具有较为垂直的侧壁,但是沟槽底部会形成微沟槽且不够圆滑,这会给器件的性能和可靠性带来很不利的影响。
为了获得侧壁垂直且底部圆滑的沟槽结构,目前的一种方法是首先获得侧壁垂直且底部圆滑的掩膜层窗口,再将窗口形貌按一定刻蚀选择比转移至SiC上。此种方法对掩膜窗口的形貌要求较为严格,同时为了控制SiC沟槽的形貌,对SiC的刻蚀速率较慢,特别是对于高深宽比沟槽的刻蚀,难以兼顾沟槽侧壁垂直度与底部形貌。
发明内容
针对上述问题,本发明提供一种碳化硅沟槽结构的制造方法,以解决现有技术中难以兼顾SiC沟槽侧壁垂直度与底部形貌的技术问题,实现高深宽比、侧壁垂直且底部圆滑的碳化硅沟槽结构。
为了解决上述技术问题,本申请的实施例首先提供了一种碳化硅沟槽结构的制造方法,包括如下步骤,
在碳化硅晶圆表面上生长第一刻蚀掩膜层;
在第一刻蚀掩膜层上位于碳化硅晶圆待制作沟槽区域的上方形成光刻胶;
生长覆盖第一刻蚀掩膜层和所述光刻胶的第二刻蚀掩膜层;
湿法去除所述光刻胶,同时所述光刻胶上的第二刻蚀掩膜层被剥离掉,形成第二刻蚀掩膜层的沟槽刻蚀窗口;
以带有沟槽刻蚀窗口的第二刻蚀掩膜层为掩膜,对第一刻蚀掩膜层进行刻蚀,去除在第二刻蚀掩膜层的沟槽刻蚀窗口下的部分第一刻蚀掩膜层,形成第一刻蚀掩膜层的沟槽刻蚀窗口;
以带有沟槽刻蚀窗口的第二刻蚀掩膜层为掩膜,对位于第一刻蚀掩膜层的沟槽刻蚀窗口下的碳化硅晶圆的部分区域进行初步刻蚀,形成初步沟槽,并去除第二刻蚀掩膜层;
以带有沟槽刻蚀窗口的第一刻蚀掩膜层为掩膜,对初步沟槽进行二次刻蚀,形成侧壁垂直、底部光滑的目标沟槽,然后去除第一刻蚀掩膜层。
优选地,第一刻蚀掩膜层与碳化硅的刻蚀选择比选择成,能够消除目标沟槽结构中的微沟槽现象。
优选地,所述第一刻蚀掩膜层与碳化硅的刻蚀选择比在1~3之间。
优选地,所述第一刻蚀掩膜层为SiO2、SiN、非晶硅或多晶硅。
优选地,所述第二刻蚀掩膜层与碳化硅的刻蚀选择比选择成,能够使目标沟槽结构的侧壁垂直。
优选地,所述第二刻蚀掩膜层与碳化硅的刻蚀选择比大于6。
优选地,所述第二刻蚀掩膜层为金属氧化物或金属氮化物。
优选地,所述第二刻蚀掩膜层为Al2O3或AlN。
优选地,采用干法刻蚀,以带有沟槽刻蚀窗口的第二刻蚀掩膜层为掩膜,对第一刻蚀掩膜层进行刻蚀,去除在第二刻蚀掩膜层的沟槽刻蚀窗口下的部分第一刻蚀掩膜层,以形成第一刻蚀掩膜层的沟槽刻蚀窗口。
优选地,所述初步刻蚀和二次刻蚀为工艺参数不同的干法刻蚀。
与现有技术相比,上述方案中的一个或多个实施例可以具有如下优点或有益效果:
在本发明的制造方法中,双掩膜结构中的第一刻蚀掩膜层相对SiC的刻蚀选择比相对较小,能够获得侧壁光滑、底部圆滑的SiC沟槽结构,并且能够消除微沟槽现象,使SiC沟槽具有更佳的形貌,而双掩膜结构中的第二刻蚀掩膜层相对SiC具有较大的刻蚀选择比,能够获得垂直度高且深宽比大的SiC沟槽结构,因此,利用本发明提供的制造方法能够最终实现高深宽比、侧壁垂直且底部圆滑的碳化硅沟槽结构。同时,在本发明的制造方法中,对第一、第二刻蚀掩膜层的刻蚀窗口自身的形貌要求不高,并且能够以较高的刻蚀速率对SiC进行刻蚀,实现对SiC的高速率刻蚀。
本发明的其他优点、目标,和特征在某种程度上将在随后的说明书中进行阐述,并且在某种程度上,基于对下文的考察研究对本领域技术人员而言将是显而易见的,或者可以从本发明的实践中得到教导。本发明的目标和其他优点可以通过下面的说明书,权利要求书,以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本申请的技术方案或现有技术的进一步理解,并且构成说明书的一部分。其中,表达本申请实施例的附图与本申请的实施例一起用于解释本申请的技术方案,但并不构成对本申请技术方案的限制。
图1是根据本发明一实施例的碳化硅沟槽结构的制造方法的流程示意图;
图2是根据本发明一实施例的生长了第一层刻蚀掩膜层后的SiC晶圆示意图;
图3是根据本发明一实施例的在第一层刻蚀掩膜层上涂覆光刻胶并曝光显影后的示意图;
图4是根据本发明一实施例的在光刻后整面生长第二层刻蚀掩膜层的示意图;
图5是根据本发明一实施例的形成第二刻蚀掩膜层的沟槽刻蚀窗口的示意图;
图6是根据本发明一实施例的刻蚀第一刻蚀掩膜层形成第一刻蚀掩膜层的沟槽刻蚀窗口的示意图;
图7是根据本发明一实施例的初步刻蚀形成初步沟槽且第二刻蚀掩膜层被完全刻蚀后的示意图;
图8是根据本发明一实施例的二次刻蚀形成目标沟槽的示意图;
图9根据本发明一实施例的最终形成的SiC沟槽结构示意图;
其中,1为碳化硅晶圆,2为第一刻蚀掩膜层,3为光刻胶,4为第二刻蚀掩膜层,5为第二刻蚀掩膜层的沟槽刻蚀窗口,6为第一刻蚀掩膜层的沟槽刻蚀窗口,7为初步沟槽,8为目标沟槽。
具体实施方式
以下将结合附图及实施例来详细说明本发明的实施方式,借此对本发明如何应用技术手段来解决技术问题,并达成相应技术效果的实现过程能充分理解并据以实施。本申请实施例以及实施例中的各个特征,在不相冲突前提下可以相互结合,所形成的技术方案均在本发明的保护范围之内。
本发明中提供了一种高深宽比、侧壁垂直且底部圆滑的碳化硅沟槽结构的制造方法,以解决现有技术中难以兼顾SiC沟槽侧壁垂直度与底部形貌的问题,并同时实现SiC的高速率刻蚀。
图1所示为本发明碳化硅沟槽结构的制造方法的流程示意图。
首先如图1中步骤S110所示,在碳化硅晶圆1表面上生长第一刻蚀掩膜层2(如图2所示)。这里的碳化硅晶圆可以是指经过清洗后,表面达到相应光洁程度要求的碳化硅晶圆,采用沉积或其他方法在此碳化硅晶圆的表面进行第一刻蚀掩膜层的生长。
在本实施例中,第一刻蚀掩膜层2与碳化硅的刻蚀选择比相对较小,以便能够消除目标沟槽结构中的微沟槽现象。优选地,第一刻蚀掩膜层2与碳化硅的刻蚀选择比在1~3之间。为此,第一刻蚀掩膜层2的材料可以是SiO2、SiN、非晶硅或多晶硅。
之后继续图1中步骤S120,在第一刻蚀掩膜层2上位于碳化硅晶圆待制作沟槽区域的上方形成光刻胶3(如图3所示)。
作为一种优选,在本实施例中在第一刻蚀掩膜层2上涂覆光刻胶,并通过曝光显影保留位于碳化硅晶圆待制作沟槽区域上方的部分(即光刻胶3)。
之后继续图1中步骤S130,采用沉积或其他工艺,在带有光刻胶3的第一刻蚀掩膜层2上生长第二刻蚀掩膜层4,并使第二刻蚀掩膜层4覆盖第一刻蚀掩膜层2和光刻胶3(如图4所示)。
在本实施例中,第二刻蚀掩膜层4与碳化硅的刻蚀选择比选择成,能够使目标沟槽结构的侧壁垂直。为此,第二刻蚀掩膜层与碳化硅的刻蚀选择比相比与第一刻蚀掩膜层与碳化硅的刻蚀选择比更大,以便能够获得垂直度高且深宽比大的沟槽结构,同时还能够实现对碳化硅的高速率刻蚀。优选地,第二刻蚀掩膜层4与碳化硅的刻蚀选择比大于6。具体的,第二刻蚀掩膜层4为金属氧化物或金属氮化物,例如Al2O3或AlN。
之后继续图1中步骤S140,去除位于光刻胶3上的部分第二刻蚀掩膜层以及光刻胶3,形成第二刻蚀掩膜层的沟槽刻蚀窗口5(如图5所示)。
需要说明的是,步骤S140中采用湿法去除光刻胶3,同时位于光刻胶3上的第二刻蚀掩膜层被剥离掉,形成第二刻蚀掩膜层沟槽刻蚀窗口5。
之后继续图1中步骤S150,以带有沟槽刻蚀窗口的第二刻蚀掩膜层为掩膜,对第一刻蚀掩膜层2进行刻蚀,去除在第二刻蚀掩膜层的沟槽刻蚀窗口5下的部分第一刻蚀掩膜层,形成第一刻蚀掩膜层的沟槽刻蚀窗口6(如图6所示)。
作为一种优选,在本实施例中,采用干法刻蚀,以带有沟槽刻蚀窗口的第二刻蚀掩膜层为掩膜,对第一刻蚀掩膜层2进行刻蚀,去除在第二刻蚀掩膜层的沟槽刻蚀窗口5下的部分第一刻蚀掩膜层,形成第一刻蚀掩膜层的沟槽刻蚀窗口6。
需要说明的是,这里干法刻蚀的所采用的刻蚀气体可以包括Cl2、CHF3、C4F8、SF6中的一种或多种。
之后继续图1中步骤S160,以带有沟槽刻蚀窗口的第二刻蚀掩膜层为掩膜,对位于第一刻蚀掩膜层的沟槽刻蚀窗口6下的碳化硅晶圆的部分区域进行初步刻蚀,形成初步沟槽7,并去除第二刻蚀掩膜层(如图7所示)。
作为一种优选,在本实施例中,同样可以采用干法刻蚀来实现对碳化硅晶圆的初步刻蚀,并通过对干法刻蚀工艺参数的控制,同时将第二刻蚀掩膜层4去除。
之后继续图1中步骤S170,以带有沟槽刻蚀窗口的第一刻蚀掩膜层为掩膜,对初步沟槽7进行二次刻蚀,形成侧壁垂直、底部光滑的目标沟槽8(如图8所示),然后去除第一刻蚀掩膜层2。
在本实施例中,同样可以采用干法刻蚀来实现二次刻蚀,并且二次刻蚀的干法刻蚀工艺参数与初步刻蚀中的干法刻蚀工艺参数不同。
此外需要说明的,初步刻蚀和二次刻蚀的刻蚀气体可以相同或不同。具体的,刻蚀气体可以包括CHF3、C4F8、SF6中的一种或多种,并且在具体实施过程中还可以添加其它辅助气体O2和Ar。
最后采用例如湿法腐蚀工艺完全去除第一刻蚀掩膜层2。
如此,形成最终的沟槽结构。
图9所示为采用本发明制造方法最终形成的沟槽结构的示意图,该沟槽结构垂直度高,同时侧壁光滑、底部圆滑,有利于以此为基础制备高性能的功率器件。
以上所述,仅为本发明较佳的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉该技术的人员在本发明所揭露的技术范围内,可轻易想到的变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应该以权利要求的保护范围为准。

Claims (10)

1.一种碳化硅沟槽结构的制造方法,包括如下步骤,
在碳化硅晶圆表面上生长第一刻蚀掩膜层;
在第一刻蚀掩膜层上位于碳化硅晶圆待制作沟槽区域的上方形成光刻胶;
生长覆盖第一刻蚀掩膜层和所述光刻胶的第二刻蚀掩膜层;
湿法去除所述光刻胶,同时所述光刻胶上的第二刻蚀掩膜层被剥离掉,形成第二刻蚀掩膜层的沟槽刻蚀窗口;
以带有沟槽刻蚀窗口的第二刻蚀掩膜层为掩膜,对第一刻蚀掩膜层进行刻蚀,去除在第二刻蚀掩膜层的沟槽刻蚀窗口下的部分第一刻蚀掩膜层,形成第一刻蚀掩膜层的沟槽刻蚀窗口;
以带有沟槽刻蚀窗口的第二刻蚀掩膜层为掩膜,对位于第一刻蚀掩膜层的沟槽刻蚀窗口下的碳化硅晶圆的部分区域进行初步刻蚀,形成初步沟槽,并去除第二刻蚀掩膜层;
以带有沟槽刻蚀窗口的第一刻蚀掩膜层为掩膜,对初步沟槽进行二次刻蚀,形成侧壁垂直、底部光滑的目标沟槽,然后去除第一刻蚀掩膜层。
2.根据权利要求1所述的制造方法,其特征在于,第一刻蚀掩膜层与碳化硅的刻蚀选择比选择成,能够消除目标沟槽结构中的微沟槽现象。
3.根据权利要求2所述的制造方法,其特征在于,所述第一刻蚀掩膜层与碳化硅的刻蚀选择比在1~3之间。
4.根据权利要求3所述的制造方法,其特征在于,所述第一刻蚀掩膜层为SiO2、SiN、非晶硅或多晶硅。
5.根据权利要求1所述的制造方法,其特征在于,所述第二刻蚀掩膜层与碳化硅的刻蚀选择比选择成,能够使目标沟槽结构的侧壁垂直。
6.根据权利要求5所述的制造方法,其特征在于,所述第二刻蚀掩膜层与碳化硅的刻蚀选择比大于6。
7.根据权利要求6所述的制造方法,其特征在于,所述第二刻蚀掩膜层为金属氧化物或金属氮化物。
8.根据权利要求7所述的制造方法,其特征在于,所述第二刻蚀掩膜层为Al2O3或AlN。
9.根据权利要求1所述的制造方法,其特征在于,采用干法刻蚀,以带有沟槽刻蚀窗口的第二刻蚀掩膜层为掩膜,对第一刻蚀掩膜层进行刻蚀,去除在第二刻蚀掩膜层的沟槽刻蚀窗口下的部分第一刻蚀掩膜层,以形成第一刻蚀掩膜层的沟槽刻蚀窗口。
10.根据权利要求1所述的制造方法,其特征在于,所述初步刻蚀和二次刻蚀为工艺参数不同的干法刻蚀。
CN201811273390.4A 2018-10-30 2018-10-30 一种碳化硅沟槽结构的制造方法 Active CN111128717B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811273390.4A CN111128717B (zh) 2018-10-30 2018-10-30 一种碳化硅沟槽结构的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811273390.4A CN111128717B (zh) 2018-10-30 2018-10-30 一种碳化硅沟槽结构的制造方法

Publications (2)

Publication Number Publication Date
CN111128717A true CN111128717A (zh) 2020-05-08
CN111128717B CN111128717B (zh) 2022-10-04

Family

ID=70484276

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811273390.4A Active CN111128717B (zh) 2018-10-30 2018-10-30 一种碳化硅沟槽结构的制造方法

Country Status (1)

Country Link
CN (1) CN111128717B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111986991A (zh) * 2020-08-19 2020-11-24 株洲中车时代半导体有限公司 沟槽的刻蚀方法、碳化硅器件的制备方法及碳化硅器件
CN113410136A (zh) * 2021-06-15 2021-09-17 西安微电子技术研究所 一种碳化硅沟槽刻蚀方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101572229A (zh) * 2008-04-28 2009-11-04 北大方正集团有限公司 多晶硅表面平坦化的方法
US20140097153A1 (en) * 2012-10-03 2014-04-10 Spts Technologies Limited Method of plasma etching
CN104851782A (zh) * 2015-04-09 2015-08-19 电子科技大学 一种4H-SiC UMOSFET栅槽的制作方法
US20170140936A1 (en) * 2015-11-12 2017-05-18 Industrial Technology Research Institute Trench structure on sic substrate and method for fabricating thereof
CN107275196A (zh) * 2017-06-22 2017-10-20 中国科学院上海微系统与信息技术研究所 一种利用金属/氧化物双层掩膜结构刻蚀SiC的方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101572229A (zh) * 2008-04-28 2009-11-04 北大方正集团有限公司 多晶硅表面平坦化的方法
US20140097153A1 (en) * 2012-10-03 2014-04-10 Spts Technologies Limited Method of plasma etching
CN104851782A (zh) * 2015-04-09 2015-08-19 电子科技大学 一种4H-SiC UMOSFET栅槽的制作方法
US20170140936A1 (en) * 2015-11-12 2017-05-18 Industrial Technology Research Institute Trench structure on sic substrate and method for fabricating thereof
CN107275196A (zh) * 2017-06-22 2017-10-20 中国科学院上海微系统与信息技术研究所 一种利用金属/氧化物双层掩膜结构刻蚀SiC的方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111986991A (zh) * 2020-08-19 2020-11-24 株洲中车时代半导体有限公司 沟槽的刻蚀方法、碳化硅器件的制备方法及碳化硅器件
CN111986991B (zh) * 2020-08-19 2023-06-23 株洲中车时代半导体有限公司 沟槽的刻蚀方法、碳化硅器件的制备方法及碳化硅器件
CN113410136A (zh) * 2021-06-15 2021-09-17 西安微电子技术研究所 一种碳化硅沟槽刻蚀方法

Also Published As

Publication number Publication date
CN111128717B (zh) 2022-10-04

Similar Documents

Publication Publication Date Title
CN101459066B (zh) 栅极、浅沟槽隔离区形成方法及硅基材刻蚀表面的平坦化方法
US20020166838A1 (en) Sloped trench etching process
CN101770974B (zh) 浅沟槽隔离结构的制造方法
CN100539069C (zh) 浅沟槽隔离的制造方法
US11127840B2 (en) Method for manufacturing isolation structure for LDMOS
CN111128717B (zh) 一种碳化硅沟槽结构的制造方法
CN102222636B (zh) 浅沟槽隔离的制作方法
CN104282543A (zh) 应用于沟槽型mos器件的沟槽栅及其制备方法
WO2018064984A1 (zh) 去除晶片上的二氧化硅的方法及集成电路制造工艺
CN104810245A (zh) 改善沟槽形貌方法
CN103632943A (zh) 半导体器件制造方法
US6071793A (en) Locos mask for suppression of narrow space field oxide thinning and oxide punch through effect
CN109003894B (zh) 一种改善双重图形刻蚀芯模顶端圆角的工艺方法
WO2019007346A1 (zh) 具有沟槽内渐变厚度的场板结构的半导体器件的制造方法
US20180006112A1 (en) Three-dimensional transisor
CN104637881A (zh) 浅沟槽隔离结构的形成方法
CN113675143B (zh) 埋入式字线结构制备方法
CN103531476A (zh) 半导体器件制造方法
CN106098546B (zh) 一种硅波导的制作方法
CN109994420A (zh) 一种深槽隔离结构的制造方法
CN110858540A (zh) 一种碳化硅u型槽的制备方法
CN108807278A (zh) 半导体器件与其制作方法
TWI267914B (en) Method of manufacturing semiconductor device
CN116759308A (zh) 闸极氧化层的制备方法、闸极氧化层及沟槽式场效应管
CN107665856B (zh) 用于形成接触孔的方法与等离子体刻蚀方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20200924

Address after: 412001 Room 309, floor 3, semiconductor third line office building, Tianxin hi tech park, Shifeng District, Zhuzhou City, Hunan Province

Applicant after: Zhuzhou CRRC times Semiconductor Co.,Ltd.

Address before: The age of 412001 in Hunan Province, Zhuzhou Shifeng District Road No. 169

Applicant before: ZHUZHOU CRRC TIMES ELECTRIC Co.,Ltd.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant